Cmos tarak
- 1. Grundlagen zur CMOS-Technologie G dl CMOS T h l i (Hochintegrierte Systeme I) 1
- 2. Vorteile der CMOSTechnik • CMOS = Complementary Metal Oxide Semiconductor Wesentliche Pluspunkte: • Niedrige Leistungsaufnahme • Gute Skalierbarkeit Was bedeutet „Skalierbarkeit“ ??? • Hohe Geschwindigkeit g • Hohe Packungsdichte 2
- 3. Der MOS-Transistor • Symbole: G = Gate, D = Drain, S = Source G t D i S 3
- 4. Kennlinienfeld I • Ausgang I DS V DS V GS Vt = threshold voltage = Schwellenspannung 4
- 5. Kennlinienfeld II • Eingang Id = IDS Vtn = Vt eines n Kanal Transistors n-Kanal 5
- 6. Typen von MOS-TransistorenI • N- und P-Kanal, Enhancement und Depletion ◦ Enhancement = Anreicherungstyp, Depletion = Verarmungstyp 6
- 7. Typen von MOS-TransistorenII • Physikalischer Aufbau eines N-Kanal-Transistors Kanal: Ladungsträger = Elektronen 7
- 8. Typen von MOS-TransistorenIII • Physikalischer Aufbau eines P-Kanal Transistors Kanal: Ladungsträger = Löcher 8
- 9. Stromgleichungen • n-Kanal Transistor ◦ (β = Verstärkungsfaktor, Leitfähigkeitskonstante) ◦ Linearer Bereich (Triodenbereich, 0 < UDS < UGS - UT): ⎡ U DS ⎤ 2 I DS = β ⋅ ⎢(U GS − U T ) ⋅ U DS − ⎥ ⎣ 2 ⎦ ◦ Sättigungsbereich ( 0 < UGS - UT < UDS ): β I DS = ⋅ (U GS − U T ) 2 2 9
- 10. Geometrie des MOS-Transistors VomDesigner beeinflussbare Größen: W β = β0 ⋅ L μ ⋅ε β0 = ⋅ tox μ = Beweglichkeit der Ladungsträger i K l μn > μ p im Kanal, ε = ε 0 ⋅ ε SiO 2 tox = Dicke d Gateisolators SiO 2 i k des i l i W −6 A (Beispiel : tox = 25nm ⇒ β = 60 10 2 ) L V 10
- 11. Schaltereigenschaften I Diagramm: Pass-Transistormit Lastkapazität US = VDD US = VSS US = VDD US = VSS Uin = VSS Uout = VSS High-Z Uin = VSS High-Z Uout = VSS+ Utp Uin = VDD Uout = VDD-Utn High-Z Uin = VDD High-Z Uout = VDD ⇒ „leitet Low-Pegel gut, High-Pegel schlecht“ l it t L P l t Hi h P l hl ht“ ⇒ „leitet Low-Pegel schlecht, High-Pegel gut“ l it t L P l hl ht Hi h P l t“ 11
- 12. Schaltereigenschaften II • Merkregeln Schaltereigenschaften von Enhancement-MOSFETs n-Kanal Typ l p-Kanal Typ l leitet, falls Gatespannung hoch leitet, falls Gatespannung niedrig g g gegenüber Source g g gegenüber Source überträgt überträgt hohe Spannungspegel schlecht hohe Spannungspegel gut niedrige Pegel gut niedrige Pegel schlecht 12
- 13. Der CMOS InverterI • Schaltereigenschaften UIN n- p- UOUT Kanal Kanal Vss sperrt leitet Vdd Vdd leitet sperrt Vss 13
- 14. Der CMOS InverterII • Schaltermodell 14
- 15. Der CMOS InverterIII • Übertragungsverhalten 15
- 16. Physikalisches Layout I • Elemente: ◦ Komponenten: Aktiv: MOS - Transistor Passiv: Widerstände Kapazitäten (parasitär) Widerstände, ◦ Verbindungsleitungen: g g Polysilizium, Aluminium (Metall, ggf. in mehreren Ebenen) ◦ Kontakte zwischen Ebenen 16
- 17. Physikalisches Layout II • Schaltbild, Layout, Prozess 17
- 18. Physikalisches Layout III • Schaltbild, Layout, Prozess 18
- 19. Physikalisches Layout IV • Varianten eines Inverters Metal‐p+ Kontakt p‐Diffusion Metal M l Polysilizium n‐Diffusion Metal‐n+ Kontakt K k 19
- 20. Symbolisches Layout • Stickdiagramm 20
- 21. Gatter I • 2-fach NAND ◦ Boolesche Funktion: out = in1 ∧ in 2 2fach NAND in1 in2 out Qn1 Qn2 Qp1 Qp2 0 0 1 sperrt sperrt leitet leitet 0 1 1 sperrt leitet leitet sperrt 1 0 1 leitet sperrt sperrt leitet 1 1 0 leitet leitet sperrt sperrt 21
- 22. Gatter II • 3-fach NOR ◦ Boolesche Funktion: out = in1 ∨ in 2 ∨ in3 22
- 23. Gatter III • Gemeinsame Eigenschaften: ◦ Aufbau aus komplementärer Parallel-/Reihenschaltung ◦ Begrenzte Kaskadierung serieller Transistoren ◦ Vorzugsweise NANDs benutzen ◦ Pro booleschen Term ein Transistorpaar p ◦ Keine statische Stromaufnahme 23
- 24. Komplexgatter (AOI) • Aufwandsreduzierung • Boolesche Funktion: out = ((in1 ∨ in 2 ) ∧ in3 ) ∨ (in 4 ∧ in5 ) 24
- 25. Transmission Gates cntl tl trm1 t 1 trm2 t 2 n-Kanal K l p-Kanal K l 0 hochohmig hochohmig sperrt sperrt 1 =trm2 =trm1 leitet leitet 25