fbgd

1. TR
NG
I H C CÔNG NGH THÔNG TIN VÀ TRUY N THÔNG THÁI NGUYÊN
KHOA CÔNG NGH
I NT
VÀ TRUY N THÔNG
Bài gi ng:
I U KHI N LOGIC
(Tài li u l u hành n i b )
Thái Nguyên, n m 2012
1

2. M CL C
M C L C .......................................................................................................................... 1
Ch
C
ng 1 ............................................................................................................................ 5
S
LÝ THUY T I U KHI N LOGIC................................................................... 5
1.1. Khái ni m v logic hai tr ng thái.............................................................................. 5
1.2. Các hàm và các tính ch t c b n c a
i s logic....................................................... 5
1.2.1. Hàm logic c b n................................................................................................ 5
1.2.2. Các tính ch t và m t s h th c c b n c a
i s logic...................................... 7
1.3. Các ph
ng pháp bi u di n hàm logic....................................................................... 8
1.3.1. Ph
ng pháp bi u di n thành b ng ..................................................................... 8
1.3.2. Ph
ng pháp hình h c ........................................................................................ 9
1.3.3. Ph
ng pháp bi u th c
1.3.4.Ph
ng pháp bi u di n hàm logic b ng b ng Karnaugh..................................... 10
1.4. Các ph
ng pháp t i thi u hóa hàm logic................................................................ 10
i s (ph
ng pháp gi i tích)........................................ 9
1.4.1.Ph
ng pháp t i thi u hoá hàm logic b ng bi n
1.4.2. Ph
ng pháp t i thi u hoá hàm logic theo thu t toán........................................ 11
2.1. Khái ni m và mô hình toán h c h
2.2. Cách phân tích h
2.3. Ph
i
i s ................................. 10
i u khi n logic t h p...................................... 15
i u khi n logic t h p và ng d ng ........................................... 15
ng pháp t ng h p m ch logic t h p................................................................ 17
2.4. Khái ni m chung h
i u khi n logic m ch trình t ................................................. 21
2.4.1. Gi i thi u và m t s
nh ngh a........................................................................ 21
2.4.2. M t s ph n t nh trong logic trình t ............................................................ 21
2.5.1. Ph
ng pháp b ng chuy n tr ng thái ................................................................ 22
2.5.2. Ph
ng pháp
2.5.3. Ph
ng pháp l u
hình tr ng thái ........................................................................ 23
.......................................................................................... 24
2.6.T ng h p m ch trình t ............................................................................................ 26
2.6.1. T ng h p theo ph
ng pháp b ng tr ng thái..................................................... 26
2.6.2.T ng h p theo ph
ng pháp
hình Mealy ho c Moore................................... 29
2.7. Ví d v m ch trình t ............................................................................................. 29
Ch
ng 3 .......................................................................................................................... 30
H
I U KHI N LOGIC KH TRÌNH PLC ............................................................. 30
2

3. 3.1. Khái ni m chung ................................................................................................. 30
3.2.C u t o c a PLC................................................................................................... 30
3.3. S
c u trúc PLC.............................................................................................. 31
3.4. Nguyên lý làm vi c.............................................................................................. 32
3.5.
u nh
c i m.................................................................................................... 33
3.6.
ng d ng: .......................................................................................................... 33
3.7. Trình t thi t k h
4.1. S
i u khi n logic ng d ng PLC............................................. 33
c u trúc c a PLC ........................................................................................... 35
4.1.1. C u hình c ng .................................................................................................. 35
4.1.2. Mô t các èn báo và công t c ......................................................................... 36
4.1.3. C u trúc b nh ............................................................................................... 37
4.1.4. M r ng c ng vào ra (Module m r ng)........................................................... 38
4.1.5. Th c hi n ch
4.1.6. C u trúc ch
ng trình .................................................................................... 39
ng trình ....................................................................................... 40
4.2 Ngôn ng l p trình c a S7-200................................................................................ 41
4.2.1. Gi i thi u chung............................................................................................... 41
4.2.2.B ng tóm t t m t s l nh c b n c a S7-200 ..................................................... 42
4.2.3. Cú pháp h l nh c a S7-200 ............................................................................. 45
4.3. M t s ví d
Ch
ng d ng S7-200............................................................................ 56
ng 5 .......................................................................................................................... 62
THI T B
I U KHI N LOGIC KH TRÌNH S7-300 ............................................... 62
5.1. Gi i thi u chung..................................................................................................... 62
5.2. Các modul c a PLC S7-300 .................................................................................... 62
5.2.1. Modul CPU ...................................................................................................... 63
5.2.2. Module m r ng............................................................................................... 63
5.3. Ki u d li u và phân chia b nh ............................................................................ 64
5.3.1- Ki u d li u: .................................................................................................... 64
5.3.2. C u trúc b nh c a CPU ................................................................................. 64
5.4. Vòng quét ch
5.5. Nh ng kh i OB
ng trình.......................................................................................... 65
c bi t......................................................................................... 65
5.6. Ngôn ng l p trình c a S7-300................................................................................ 67
5.6.1. C u trúc l nh và tr ng thái k t qu .................................................................... 67
3

4. 5.6.2. Các l nh c b n ............................................................................................... 67
5.6.3.Các l nh i u khi n ch
ng trình ...................................................................... 68
5.6.4 B th i gian (Timer).......................................................................................... 71
5.6.5. B
m (Counter) ............................................................................................. 75
5.6.6- K thu t s d ng con tr .................................................................................. 78
4

5. Ch
C
S
ng 1
LÝ THUY T I U KHI N LOGIC
1.1. Khái ni m v logic hai tr ng thái
Trong cu c s ng hàng ngày, nhi u s v t hi n t ng th ng bi u hi n hai m t i
l p thông qua hai tr ng thái i l p rõ r t. Ví d nh khi nói v giá c và ch t l ng hàng
hoá ta th ng có khái ni m t và r hay t t và x u
Trong k thu t i n và i u khi n, ta th ng có khái ni m v hai tr ng thái: óng và
c t, kín hay h , làm vi c hay không làm vi c, có i n hay m t i n,
Trong toán h c,
l ng hoá hai tr ng thái i l p c a s v t hay hi n t
dùng hai giá tr : 0 và 1.Ta g i ó là các giá tr 0 và 1 logic.
ng ng
i ta
Các nhà bác h c ã xây d ng c s toán h c
tính toán các hàm và bi n ch l y v i
hai giá tr 0 và 1 này, hàm và bi n ó
c g i là hàm và bi n logic, c s toán h c
tính
toán các hàm và bi n ó g i là i s logic. i s logic còn có tên là i s Boole vì l y
theo tên nhà toán h c Boole, ng i có công trong vi c xây d ng nên công c
i s logic.
1.2. Các hàm và các tính ch t c b n c a
i s logic
1.2.1. Hàm logic c b n
M t hàm y = f(x1, x2, , xn) v i các bi n x1, x2, ,xn ch nh n hai giá tr : 0 ho c 1 và
hàm y c ng ch nh n hai giá tr : 0 ho c 1, thì x1, x2, , xn
c g i là các bi n logic và y là
hàm logic.
1.2.1.1. Hàm logic m t bi n: y = f(x)
Vì bi n x s nh n m t trong hai giá tr 0 ho c 1, nên hàm y có 4 kh n ng hay th
g i là 4 hàm y0, y1, y2, y3
B ng 1.1 Hàm logic m t bi n y = f(x)
B ng chân lý
T n hàm
Ký hi u s
x
Hàm
không
Ghi chú
Thu t toán logic
0
1
M ch r le
y0
0
0
y0 = 0; y0 = x x
o y1
1
0
y1 = x
Kh i i n t
Hàm luôn
b ng không
Hàm l p y2
Hàm
nv
0
1
x
y1
x
y1
x
Hàm
y2
x
y2
y2 = x
x
y3
1
1
y3 = x+ x
x
5
y3
Hàm luôn
b ng 1
ng

6. 1.2.1.2.Hàm logic hai bi n y = f(x1, x2)
V i hai bi n logic x1, x2 mà m i bi n có th nh n giá tr 0 ho c 1 ta có 16 t h p logic
t o thành 16 hàm
c bi u di n b ng 1.2
B ng 1.2: Hàm logic hai bi n y = f(x1, x2)
B ng chân lý
Tên hàm x 1 1 1 0 0
Ký hi u s
Thu t toán
logic
Ghi chú
M ch r le
Kh i i n t
x2 1 0 1 0
Hàm
y0 0 0 0 0 y0=x1 x 1+x2 x 2
không
Hàm
Piec
y1 = x 1 . x 2
y1 0 0 0 1
Hàm luôn có
giá tr b ng 0
x x
y1
y1 = x 1 + x 2
Hàm
y2 0 0 1 0 y2 = x1 x2
c m x1
Hàm o
y3 0 0 1 1 y3 = x1
x1
Hàm
y4 0 1 0 0 y4 = x1 x 2
c m x2
Hàm o
y5 0 1 0 1 y0 = x 2
x2
Hàm
y6=
ho c lo i
y6 0 1 1 0 x1 x 2 + x1 x2
tr
Hàm
y7= x 1 + x 2=
y7 0 1 1 1
Cheffer
= x1 x 2
Hàm Và y8 1 0 0 0 y8 = x1.x2
x x
x1
x x
x
x
y2
y4
y2
x
x1
y3
y1
x
y3
Ch ph
thu c vào x1
y4
x
x2
x x
y5
y6
x
y7
x
x x
x x
6
x2
y5
y8
y9
x1
x2
y6
x1
x2
y7
x
x x
x x
Hàm
y9 1 0 0 1 y9=x1x2+ x 1 x 2
cùng d u
x
y8
x
x1
x2
y9
Ch ph thu c
vào x2
C ng module

7. x2
Hàm l p
y 1 0 1 0 y10 = x2
theo x2 10
Hàm kéo
y
theo x2 11 1 0 1 1 y11 = x1 +x2
y12
n
x1
x2
x1
x2
y14
x
x
x
x1
x1
x
y15
x2
x2
Ta có nh n xét: Các hàm
Ch ph thu c
x2
y1
x
1 1 1 0 y14 = x1+x2
y15 1 1 1 1
y12
y14
x
x
Hàm
v
x1
y13
x1
x
y14
x1
x2
x
Hàm kéo
y 1 1 0 1 y13 = x1+ x 2
theo x1 13
Hàm
ho c
x2
y11
x
Hàm l p
y 1 0 1 0 y12 = x1
theo x1 12
y10
y10
y11
y15
Ch ph thu c
x1
Hàm luôn
b ng 1
i x ng qua tr c n m gi a y7 và y8, ngh a là y0= y15 , y1 =
y14 ,
1.2.1.3. Hàm logic n bi n y = f(x1, x2,
, xn)
V i hàm logic n bi n, m i bi n nh n m t trong hai giá tr 0 ho c 1 nên ta có 2n t h p
bi n, m i t h p bi n l i nh n hai giá tr 0 ho c 1, do v y s hàm logic là 2 2 . V i s bi n
b ng n = 1 ta có 4 kh n ng t o hàm, n = 2 có 16 còn v i n = 3 s có 256 kh n ng t o hàm,
nh v y khi s bi n nhi u thì s hàm có kh n ng t o thành r t l n. Tuy nhiên t t c các kh
n ng này u
c bi u hi n qua các kh n ng t ng logic, tích logic và ngh ch o logic c a
các bi n. Trong t t c các hàm
c t o thành, ta c bi t chú ý n lo i hàm t ng chu n và
hàm tích chu n. Hàm t ng chu n là hàm ch a t ng các tích mà m i tích có
t t c các
bi n c a hàm. Hàm tích chu n là hàm ch a tích các t ng mà m i t ng u có
t t c các
bi n c a hàm.
n
1.2.2. Các tính ch t và m t s h th c c b n c a
1.2.2.1.
nh lu t giao hoán
i v i c ng và nhân logic
a+b = b+a
1.2.2.2.
nh lu t k t h p
i s logic
a.b = b.a
i v i c ng và nhân logic
a + ( + b + c) = (a + b) + c
a.(.b.c) = (a.b).c
7

8. 1.2.2.3.
1.2.2.4.
nh lu t ngh ch
1.2.2.5.
nh lu t ph
a(b + c) = ab + ac
nh lu t phân ph i:
o (De - Morgan) a + b = a.b
nh hai l n:
a =a
1.2.2.6. Qui t c tính
i v i các h ng s 0 và 1 a.1 = a
1.2.2.7. Qui t c tính
i v i bi n và ph
1.2.2.8. Lu t
1.3. Các ph
1.3.1. Ph
ng nh t
a.b = a + b
a.0 = 0
nh c a nó a.a = 0
a+a =a
a+0=a
a+1=1
a+a = 1
a.a = a
ng pháp bi u di n hàm logic
ng pháp bi u di n thành b ng
V i ph ng pháp này, các giá tr c a hàm logic ph thu c vào các bi n
c bi u di n
thành m t b ng. N u hàm có n bi n thì b ng có n+1 c t (n c t cho bi n và m t c t cho hàm)
và 2 n hàng t ng ng v i 2 n t h p c a bi n. B ng này th ng g i là b ng chân lý.
Ví d : Cho m t hàm 3 bi n v i giá tr hàm ã cho
c bi u di n thành b ng nh sau:
B ng 1.3
Giá tr th p phân (nh
phân) c a t h p bi n
x1
x2
x3
y
0 (000)
0
0
0
1
1 (001)
0
0
1
0
2 (010)
0
1
0
x
3 (011)
0
1
1
x
4 (100)
1
0
0
0
5 (101)
1
0
1
1
6 (110)
1
1
0
x
7 (111)
1
1
1
1
Ghi chú: D u x là t h p bi n mà giá tr hàm không xác
u i m c a ph ng pháp này là d nhìn, ít nh m l n. Nh
bi t là khi s bi n l n.
8
nh (có th là 0 ho c 1)
c i m là c ng k nh,
c

9. 1.3.2. Ph
ng pháp hình h c
Trong ph ng pháp bi u di n này, mi n xác nh c a hàm
c bi u di n trong không
gian n chi u. M i t h p bi n
c bi u di n b ng m t i m trong không gian ó. Hàm n
bi n t ng ng v i không gian n chi u có 2 n i m trong không gian ó, ng v i m i i m
s có m t giá tr c a hàm. Hai i m n m trên cùng m t tr c ch khác nhau b i s thay i
giá tr c a m t bi n. Hình 1.1 là cách bi u di n hàm logic 1, 2 và 3 bi n.
0
1
x
x2
a
010
110
x2
011
10
111
1
1
x1
000
100
001
x1
0
0
b
101
x3
0
1
c
Hình1.1. Bi u di n hình h c hàm logic
a - Hàm 1 bi n; b - Hàm 2 bi n; c - Hàm 3 bi n
Nh
1.3.3. Ph
c i m c a ph
ng pháp này là khi s bi n l n s r t ph c t p.
ng pháp bi u th c
i s (ph
ng pháp gi i tích)
Ng i ta ã ch ng minh
c r ng, m t hàm logic n bi n b t k bao gi c ng có th
bi u di n thành các hàm t ng chu n y và tích chu n y .
* Cách vi t hàm d
i d ng t ng chu n
y
:
- Ch quan tâm n t h p bi n mà hàm có giá tr b ng 1. S l n hàm b ng 1 s chính
là s tích c a các t h p bi n, m i tích
c g i là m t mintec, ký hi u là mi.
- Trong m i tích, các bi n có giá tr b ng 1
b ng 0 thì
c l y giá tr ngh ch o.
- Hàm t ng chu n
y
* Cách vi t hàm d
i d ng tích chu n
c gi nguyên, còn các bi n có giá tr
là t ng các tích ó.
y
:
- Ch quan tâm n t h p bi n mà hàm có giá tr b ng 0. S l n hàm b ng 0 s chính
là s t ng c a các t h p bi n, m i t ng
c g i là m t Maxtec, ký hi u là Mi.
- Trong m i t ng, các bi n có giá tr b ng 0
b ng 1 thì
c l y giá tr ngh ch o.
- Hàm tích chu n
y
là tích các t ng ó.
9
c gi nguyên, còn các bi n có giá tr

10. 1.3.4.Ph
ng pháp bi u di n hàm logic b ng b ng Karnaugh
Nguyên t c xây d ng b ng Karnaugh là:
bi u di n m t hàm logic n bi n, c n thành l p m t b ng có 2n ô; m i ô t ng
ng v i m t t h p bi n. ánh s th t các ô trong b ng t ng ng v i giá tr c a t h p
bi n.
- Các ô c nh nhau ho c
i x ng nhau ch cho phép khác nhau v giá tr c a m t
bi n.
- Trong các ô ghi giá tr c a hàm t
ng ng v i giá tr c a t h p bi n ó.
Ví d : Hình 1.2 là b ng Karnaugh c a hàm 2 bi n
x1
x2
0
0
0
1
0
1
0
0
x 1 x2
2
0
x1
1
x1 x 2
3
1
2
x1 x 2
1
x2
1
x1x2
3
1
1
x
Hình 1.2. B ng Karnaugh cho hàm 2 bi n; Ví d : y=S1,2 và N=3
x2 x3
x1
x2x3
00
0
01
4
5
7
x1 x 2 x 3 x x 2 x
1
3
1
10
x1
2
x1 x 2 x3 x1 x2x3
x1 x 2 x 3
0
11
3
1
x1x 2 x 3
0
0
4
x1x2 x 3
01
1
5
1
11
3
1
0
6
x1x2x3
00
2
1
7
1
x
10
x
6
x
0
Hình 1.3. B ng Karnaugh cho hàm 3 bi n; Ví d : y =S1,3,5 v i N=2,4,7
1.4. Các ph
1.4.1.Ph
ng pháp t i thi u hóa hàm logic
ng pháp t i thi u hoá hàm logic b ng bi n
Vi c rút g n hàm th
i
is
ng d a vào các lu t và các h th c c b n c a
i s logic
Ví d : T i thi u hoá hàm sau:
y = a.b + a.b + a.b = (a.b + a.b) + (a.b + a.b) = b(a + a) + a(b + b) = a + b
Do tính tr c quan c a ph ng pháp nên nhi u khi k t qu
a ra v n không bi t rõ là
ã t i thi u hay ch a, nh v y ây không ph i là ph ng pháp ch t ch
cho phép t
ng
hoá quá trình t i thi u hoá hàm logic.
10

11. 1.4.2. Ph
ng pháp t i thi u hoá hàm logic theo thu t toán
Th
ng dùng nh t là các ph
ng pháp: b ng Karnaugh và Quine Mc. Cluskey
1.4.2.1.T i thi u hoá hàm logic b ng ph
a. M t s khái ni m và
thì
ng pháp Quine Mc. Cluskey
nh ngh a
+ nh: nh là m t tích ch a
nh là tích c a n bi n.
y
các bi n c a hàm xu t phát, n u hàm có n bi n
nh 1 là
nh mà hàm có giá tr b ng 1;
nh 0 là
nh mà hàm có giá tr b ng 0;
nh không xác
ho c 1.
nh là
nh mà t i ó hàm có th l y m t trong hai giá tr b ng 0
+ Tích c c ti u: Tích c c ti u là tích có s bi n là c c ti u
ho c có giá tr không xác nh.
+ Tích quan tr ng: Tích quan tr ng là tích c c ti u
mà giá tr hàm ch duy nh t b ng 1 tích này.
b. T i thi u hoá hàm logic b ng ph
Mc. Cluskey
Các b
ng pháp Quine
hàm có giá tr b ng 1
B t
u
Cho hàm v i t p L và N
1. Tìm các tích c c ti u
c ti n hành:
Quá trình t i thi u hoá hàm logic b ng ph ng pháp
Quine Mc. Cluskey
c ti n hành theo các b c nh trên
hình 1.2.
2. Tìm các liên k t ph i
t i thi u các nh
Ví d : Cho hàm y = f(x1, x2, x3, x4) v i các nh b ng
1 là L = 2, 3, 7, 12, 14, 15; và các nh hàm không xác nh
là N = 6, 13 (b ng 1.4). Hãy t i thi u hoá hàm b ng ph ng
pháp Quine Mc. Cluskey
3. Vi t ra hàm c c ti u
Cách làm:
B
K t thúc
Hình 1.4. Các b c t i thi u
hoá hàm logic theo ph ng
pháp Quine
c 1: Tìm các tích c c ti u
Các công vi c ti n hành nh sau:
+) L p b ng bi u di n các giá tr hàm b ng 1 và các giá tr không xác
mã nh phân c a các bi n (b ng 1.4a).
nh ng v i
+) S p x p các t h p bi n theo mã nh phân theo th t s các ch s 1 t ng d n t
0, 1, 2, 3, . Nh v y
ây ta có 4 t h p: t h p 1 (g m các s ch a 1 ch s 1), t h p 2
(g m các s ch a 2 ch s 1), t h p 3 (g m các s ch a 3 ch s 1), t h p 4 (g m các s
ch a 4 ch s 1) (b ng 1.4b).
11

12. +) So sánh m i t h p th i v i m t t h p th i+1, n u hai t h p ch khác nhau
m t c t thì k t h p hai t h p ó thành m t t h p m i, ng th i thay c t s khác
nhau c a 2 t h p c b ng m t g ch ngang (-) vào hai t h p c (b ng 1.4 c)
+) Ti p t c công vi c: T b ng 1.4c ta ch n ra các t h p ch khác nhau 1 ch s 1
và có cùng g ch ngang (-) trong m t c t, ngh a là có cùng bi n v a
c gi n c b ng
1.4c, nh v y ta có b ng 1.4d.
Các t h p tìm
c b ng 1.4d là t h p cu i cùng, không còn kh n ng k t h p
n a, ây chính là các tích c c ti u c a hàm f ã cho và
c vi t:
0 - 1 - (ph các
nh 2, 3, 6, 7)
:
x 1 x3
- 1 1 - (ph các
nh 6, 7, 14, 15) :
1 1 - - (ph các
nh 12, 13, 14, 15): x1x2
x2x3
B ng 1.4
B ng a
B ng b
B ng c
S
S nh
S
S
S nh
phân
phân
th p
ch
th p
phân (x1x2x3x4) s 1 phân (x1x2x3x4)
Liên
k t
S nh
phân
B ng d
Liên k t
(x1x2x3x4)
S nh
phân
(x1x2x3x4)
2,3,6,7
2
0010
1
2
0010
2,3
001-
2,6,3,7
0-1-
6,7,14,15
3
0011
3
0011
2,6
0-10
6,14,7,15
-11-
2
6
0110
6
0110
3,7
0-11
12,13,14,15
12
1100
12
1100
6,7
011-
12,14,13,15
7
0111
7
0111
6,14
-110
13
1101
13
1101
12,13
110-
14
1110
14
1110
12,14
11-0
15
1111
15
1111
7,15
-111
13,15
11-1
14,15
111-
3
4
12
11--

13. B
c 2: Tìm các tích quan tr ng
Vi c tìm các tích quan tr ng c ng
thi t có i b c nh , v i i = 0, 1, 2, 3, , k
G i Li là t p các nh 1 ang xét
giá tr không xác nh n a.
Zi là t p các tích c c ti u
b
c th i, lúc này không quan tâm
c nh . Gi
n các
nh có
c nh th i.
Ei là t p các tích quan tr ng
Trình t công vi c
b
c ti n hành theo trình t nhi u b
b
c nh th i.
c ti n hành nh sau:
+) V i i = 0
L0 = L = (2, 3, 7, 12, 14, 15)
Z0 = Z = ( x 1 x3, x2x3, x1x2)
Xác
nh các tích quan tr ng E0 t các t p L0 và Z0 nh sau:
L p m t b ng trong ó m i hàng ng v i m t tích c c ti u thu c Z0, m i c t ng v i
m t nh thu c L0. ánh d u x vào các ô trong b ng ng v i tích c c ti u b ng 1.
nh
Xét t ng c t, c t nào ch có m t d u x thì tích c c ti u ng v i nó là tích quan tr ng
b ng 1.7.
B ng 1.5.
L0
Z0
x 1 x3
2
3
(x)
x2x3
7
(x)
12
14
15
x
x
x
x1x2
(x)
x
x
x
+) V i i = 1
L1: Tìm L1 t L0 b ng cách lo i kh i L0 các
nh 1 c a E0.
Z1: Tìm Z1 t Z0 b ng cách lo i kh i Z0 các tích trong E0 và các tích ã n m trong
hàng ã
c ch n t E0 ( ó là các tích không c n thi t).
L p b ng t
quan tr ng E1.
Công vi c
ng t nh trên, t b ng ó c ng b ng cách t
c ti p t c cho
n khi h t các tích c c ti u
Li+1 = Li - Ei
13
ng t trên s tìm
c tích

14. Zi+1 = Zi - Ei
L p b ng Li+1 và Zi+1
tìm Ei+1. L p l i công vi c cho
Trong ví d trên thì L1 = 0, do v y ta có hàm ã
n khi Lk = 0.
c t i thi u hoá là:
f = x 1 x3 + x1x2
1.4.2.2. Ph
Ph
ng pháp dùng b ng Karnaugh
ng pháp này
c ti n hành theo các b
c sau:
B
c 1: Bi u di n hàm ã cho thành b ng Karnaugh.
B
c 2: Xác
nh các tích c c ti u ho c t ng c c ti u.
B c 3: Tìm các liên k t ph t i thi u các ô 1 (n u bi u di n t i thi u theo hàm t ng)
ho c các ô 0 (n u bi u di n theo hàm tích), sau ó vi t hàm k t qu theo t ng ho c tích.
Ví d 1: Hãy t i thi u hàm logic sau ây theo hàm t ng:
y = f(x1, x2, x3, x4) = S 1, 5, 6, 7, 11, 13; và N = 12, 15;
Gi i:
B c 1: L p b ng Karnaugh. Vì hàm có 4 bi n nên ta có th l p b ng Karnaugh thành
4 hàng và 4 c t nh hình 1.6.
x3x4
00
01
A
11
10
x1x2
0
1
00
2
7
6
1
4
5
01
1
12
11
13
x
8
10
B
3
1
15
1
9
1
E
14
x
11
10
D
1
C
Hình 1.5. B ng Karnaugh c a hàm y = f(x1, x2, x3, x4)
Quan sát b ng Karnaugh và ch xét các liên k t t i thi u ph h t các ô có k t qu hàm
b ng 1 (lúc này không xét các ô có ký hi u x ), nh v y ta
c k t qu t i thi u c a hàm
là:
y = A + C + D + E = x1 x 3 x 4 + x 2 x 4 + x1 x 3 x 4 + x1 x 2 x 3
14

15. Ch
H
I U KHI N T
2.1. Khái ni m và mô hình toán h c h
ng 2
H P VÀ LOGIC TRÌNH T
i u khi n logic t h p
M ch logic t h p là m ch mà tr ng thái u ra c a m ch ch ph thu c vào t h p
các tr ng thái u vào ch không ph thu c vào trình t tác ng c a các u vào. Theo
quan i m i u khi n thì m ch t h p là m ch h , h không có ph n h i, ngh a là tr ng thái
óng m c a các ph n t trong m ch hoàn toàn không b nh h ng c a tr ng thái tín hi u
u ra.
V m t toán h c, gi thi t m t m ch t h p có n
ra v i các yj (j = 1-m), ta ký hi u:
X = { x1, x2,
x1
x2
, xn } là t p các tín hi u vào.
Y = { y1, y2,
u vào v i các xi (i = 1-n) và m
, ym} là t p các tín hi u ra.
thì m ch t h p
s Boole nh sau:
c bi u di n b i m ph
ng trình
i
xn
M CH
T
H P
u
y1
y2
yn
Hình 2.1: Mô hình toán h c c a
m ch t h p
Có th bi u di n mô hình toán h c c a m ch t h p theo s
kh i hình 2.1
yj = fj(x1, x2,
, xn) v i j = 1-m.
2.2. Cách phân tích h
i u khi n logic t h p và ng d ng
Bài toán phân tích có nhi m v là t m ch t h p ã có, mô t ho t ng c a m ch,
vi t các hàm logic c a các u ra theo các bi n u vào và n u c n có th xét t i vi c t i
thi u hoá m ch.
Gi thi t có m ch logic t h p nh hình 2.2, ta ti n hành phân tích m ch này.
b
a
Y1
b
c
a
a
c
b
c
a
b
a
Y2
c
Y1
b
Y2
Hình 2.2. M ch t h p có 3 bi n vào và 2 u ra
a. Ký hi u theo m ch r le; b. Ký hi u theo m ch s
Vi c phân tích m ch
c ti n hành theo các b
-Th ng kê s bi n vào và ra, trên c s
c sau:
ó l p b ng mô t tr ng thái c a h th ng.
15

16. M ch hình 2.2 có 3 bi n vào là a, b, c và 2
c bi u di n nh sau (b ng 2.1).
u ra là Y1, Y2, b ng tr ng thái c a h
B ng 2.1
a
b
c
0
0
0
0
0
1
Y1 Y2 - Vi t các hàm logic mô t quan h gi a tín hi u ra theo
0 0 tín hi u vào. S d ng các phép toán logic c b n ta có th
vi t
c các quan h này. V i ví d hình 2.2, ho c mô t
0 0 b i b ng 2.1, ta có:
0
1
0
0
0
Y1 = (b + c).a
0
1
1
0
1
Y2 = (a + c).b
1
0
0
0
0
1
0
1
1
0
1
1
0
1
1
1
1
1
1
1
- Xét kh n ng t i gi n m ch: Gi thi t th c hi n m ch
i n nh hình 2.2, ta có c u trúc nh hình 2.3a ho c hình
2.3b
Q
U
Y
Y
W
P
R
V
Y
(a)
Y
(b)
Hình 2.3
V i c u trúc nh
Y1 = P.Q,
V i c u trúc nh
Y1 = U + V.W,
hình 2.3a ta có:
Y2 = P.R
hình 2.3b ta có:
Y2 = V + U.W
V i c u trúc nh
hình 2.3a, m i kh i P, Q, R
b ng Karnaugh c a P, Q, R và Y1, Y2 nh hình 2.4.
chép l i t k t qu c a b ng 2.1.
u là t h p c a 3 bi n a, b, c, ta có
ây, các giá tr c a Y1 và Y2
c
Các giá tr c a P, Q, R có th chia thành hai nhóm: m t nhóm giá tr b t bu c và m t
nhóm có th nh n giá tr tu ý. Vì r ng m ch P s n i ti p v i m ch Q, nên
t
c giá
tr u ra Y1 = 1 thì P, Q b t bu c ph i b ng 1 v i t t c các t h p a, b, c; ng c l i khi Y1
= 0 thì ch c n P ho c Q b ng 0 là . Khi t h p abc = 100 ng v i Y1 = 0, ta có th ch n P
= 0, còn Q có th b ng 0 ho c 1. V i các ô trong b ng Karnaugh có giá tr Y2 = 1 và Y1 =
0 v i i u ki n P = 1 thì b t bu c Q ph i b ng 0. T ó suy ra: có 4 trong 8 ô c a b ng
Karnaugh c a giá tr Q có giá tr b t bu c và có 4 ô có giá tr tu ý.
16

17. c
ab
00
01
11
10
0
0
0
1
0
P
1
1
1
1
1
c
ab
00
01
11
10
0
Æ
Æ
1
Æ
1
0
0
1
1
Q
c
ab
00
01
11
10
0
0
0
1
0
1
0
0
1
1
c
ab
00
01
11
10
0
Æ
Æ
1
Æ
1
0
=
1
1
0 R
c
ab
00
01
11
10
0
0
0
1
0
1
0
1
1
0 Y2
=
Y1
Hình 2.4.
V i t h p abc = 001, ch n P = 1 thì c ng cùng ô ó Q và R ph i b ng 0. T l p lu n
này ta i n
c các giá tr trong b ng Karnaugh hình 2.4. V i cách t i thi u hàm b ng
b ng Karnaugh nh ã gi i thi u ph n tr c, ta
c: P = ab + c, Q = a,
R = b.
V i các bi u th c P, Q, R v a tìm
c, ta
v
cs
m ch t i gi n nh hình 2.5, s
hình 2.2 ta b t
c m t u vào. Trong th c t ,
v i m ch r le thì vi c gi m m t u vào (m t
ti p i m) r t có ý ngh a, còn v i m ch s thì
i u này hi u qu không áng k .
a
c
b
a
b
Y1
Y2
Hình 2.5
Vi c phân tích theo c u trúc hình 2.3b c ng
x y ra t ng t .
2.3. Ph
ng pháp t ng h p m ch logic t h p
Vi c t ng h p m ch t h p th c ch t là thi t k m ch t h p. Nhi m v chính
ây là
thi t k
c m ch t h p tho mãn yêu c u k thu t nh ng m ch ph i t i gi n. Bài toán
t ng h p là bài toán ph c t p, vì ngoài các yêu c u v ch c n ng logic, vi c t ng h p m ch
còn ph thu c vào vi c s d ng các ph n t , ch ng h n nh ph n t là lo i r le-công t c t ,
là các ph n t bán d n hay vi m ch chu n,
V i m i lo i ph n t thì ngoài nguyên lý
chung v m ch logic còn òi h i ph i b sung nh ng nguyên t c riêng lúc t ng h p h
th ng.
Nguyên t c chung khi t ng h p m ch logic t h p là:
17

18. + T các yêu c u công ngh ta
a ra
c các hàm logic tho mãn các yêu c u ã
cho.
+ Th c hi n t i thi u hoá các hàm logic ã thi t l p
c, tìm ra các hàm t i gi n.
+ Th c hi n m ch logic t h p b ng vi c s d ng các r le, công t c t (t ng h p
m ch r le), ho c b ng các ph n t logic AND, OR, NAND, NOR ã chu n hoá u vào và
u ra.
Ví d 1: Hãy thi t k m ch logic t h p khi cho hàm logic 4 bi n (4
u vào):
Y = f(a,b,c,d) = S2,4,5,7,8,13; và N = 0,1,6,9,10,15.
Gi i:
1/ T i thi u hoá hàm ã cho,
ây ta s d ng ph
th c hi n
c mô t theo b ng 2.2.
ng pháp Quine Mc.Cluskey. Ti n trình
B ng 2.2
S nh phân
a
b
c
d
Liên k t
l n1
0
0
0
0
0,1
0, 1, 4, 5
A
0 - 0 -
0,2
0, 1, 8, 9
B
- 0 0 -
S th p phân
0
Liên k t l n 2
K t qu
1
0
0
0
1
0,4
0, 2, 4, 6
C
0 - - 0
2
0
0
1
0
0,8
0, 2, 8, 10
D
- 0 - 0
4
0
1
0
0
1,5
8
1
0
0
0
1,9
5
0
1
0
1
4, 5, 6, 7
E
0 1 - -
6
0
1
1
0
9
1
0
0
1
1, 5, 9, 13
F
- - 0 1
10
1
0
1
0
5, 7, 13, 15
G
- 1 - 1
2,6
2,10
4,5
4,6
8,9
8,10
7
0
1
1
1
5,7
5,13
13
1
1
0
1
6,7
9,13
15
1
1
1
1
7,15
13,15
18

19. 2/ Tìm các tích c c ti u và tích quan tr ng: D a vào b ng 2.2 ta tìm
c 7 tích c c ti u:
A = a.c ; B = b.c ; C = a.d ; D = b.d ; E = a.b ; F = c.d ; G = b.d.
T các tích c c ti u ta l p b ng 2.3
tìm các tích quan tr ng
B ng 2.3. B ng các tích c c ti u
2
4
x
A
5
7
8
x
B
13
x
C
x
D
x
x
x
E
x
x
F
x
G
x
x
x
x
x
V i tr ng h p này ta th y, không có tích nào là tích quan tr ng, ta có th ch n m t s
tích sao cho chúng v a bao
các nh 1 (có nh xu t hi n m t s t h p).
ây có th
ch n G, B và C, ho c là G, D và A, ho c là G, D và C, ho c là G, D và E, ho c là D, E và
F.T t c các kh nang này u dùng 6 tín hi u vào, vì r ng m i thành ph n u có 2 tín hi u
(l y t 4 u vào a, b, c, d). gi s ta ch n t h p G, B và C thì hàm Y s là:
Y = b.d + b.c + a.d
S
m ch r le ng v i tr
có th
t
c hàm
(a)
ng h p ch n G, C và B nh hình 2.6a.
n gi n ta có th xét v i t p bù c a t p L, t c là:
Y = f (a,b,c,d) = L (3,11,12,14) + N(0,1,6,9,10,15)
( ây ta th c hi n tìm hàm t i gi n c a Y , b ng ph ng pháp t ng t nh lúc tìm Y,
nh ng các nh 1 bây gi
c ch n là t p nh 0 c a hàm Y ã cho).
C ng áp d ng ph
ng pháp Quine Mc.Cluskey. K t qu
c hàm t i gi n:
Y = b.d + a.b.d
S d ng các lu t c a
i s logic ta tìm
c Y:
Y = Y = b.d + a.b.d = (b + d).(a + b + d)
V i hàm t i gi n này ta có 5 tín hi u vào, s
2.6b.
19
(b)
m ch r le
c bi u di n nh hình

20. S
các ph n t logic cho 2 tr
b
d
b
c
a
ng h p (a) và (b)
d
c cho trên hình 2.7.
b
d
Y
a
b
Y
d
(a)
(b)
Hình 2.6
b
d
Các
t
h p
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Y
c
(a)
a
b
d
Y
a
(b)
Hình 2.7
u vào
a b c d
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
0
0
0
0
0
0
0
1
0
0
1
1
1
1
1
1
abcd
a bcd
a bcd
ab c d
ab cd
abc d
abcd
Hình 2.8
Ví d 2: (hình 2.8)
M t t b o m t tài li u, có 4 chìa khoá v i 4 ng i gi : tr ng phòng (a), phó tr ng
phòng (b) và 2 nhân viên (c & d). Cách m nh sau: a ch có th m khi có m t b ho c c.
Còn b, c và d ch có th m khi có ít nh t 2 ng i khác. Tìm ph ng trình logic c a khoá
( u ra F) theo các chìa khoá (abcd).
F = abcd + a bcd + a bcd + abcd + abcd + abcd + abcd
V i: a bcd + a bcd = a bc ; abcd + abcd = abc ; abcd + abcd = abc , ta có:
F = abcd + a bc + ab c + abc = abcd + ac + ab c = c(a + abd ) + ab c
F = ac + bcd + abc = a (c + c) + bcd = a (c + b) + bcd
F = a (c + b ) + bcd
20

21. 2.4. Khái ni m chung h
i u khi n logic m ch trình t
2.4.1. Gi i thi u và m t s
nh ngh a
M ch trình t hay m ch dãy (sequential circuits) là m ch mà trong ó tr ng thái c a
u ra (tín hi u ra) không nh ng ph thu c tín hi u vào mà còn ph thu c c vào trình t tác
ng c a tín hi u vào, ngh a là có nh các tr ng thái. Nh v y, v m t thi t b thì m ch
trình t không ch có các ph n t óng m mà còn có c các ph n t nh .
S
c u trúc c b n c a m ch trình t nh hình 3.1.
ph n h i th hi n qua các bi n n i b (Y1, Y2 và y1, y2).
i m
c bi t
ây là m ch có
c th hi n
Z1 Ho t ng c a m ch trình t
M CH
x2
Z2 s thay i c a bi n n i b Y. Trong quá
trình làm vi c, do s thay i c các tín hi u
T H P
Y1
y1
vào X (x1, x2, ) s
n n thay i các tín
Y2
hi u ra Z (Z1, Z2, ) và c tín hi u n i b
Y(Y1, Y2, ). S thay i c a Y(Y1, Y2, )
t1
s d n n s thay i bi n y (y1, y2, ) sau
t2
th i gian (t1, t2, ). S thay c a các bi n y
(y1, y2, ) l i có th d n n s thay i c a
Hình 2.9. C u trúc c b n c a m ch
các tín hi u ra Z, k c Y, r i s thay i c a
trình t
Y l i d n n s thay i c a y, Quá trình n u c di n ra liên t c nh v y s làm cho m t
n nh, ngh a là m ch không làm vi c
c. Yêu c u t ra là ph i làm cho h n nh,
ngh a là khi m ch trình t có s thay i c a tín hi u vào s chuy n t m t tr ng thái n
nh này n m t tr ng thái n nh khác và tr i qua m t s giai o n trung gian không n
nh. Khái ni m n nh và không n nh này không ch liên quan n toàn m ch mà còn
liên quan n t ng ph n t .
x1
V i m ch
hình 2.9 thì:
- M ch s
n
nh khi: Y1 = y1 và Y2 =y2;
- M ch không n
nh khi: Y1 = y1 và Y2 = y 2
2.4.2. M t s ph n t nh trong logic trình t
Nh
ã nói
trên, tính
c thù c a m ch trình t là có ph n t nh .
2.4.2.1. R le th i gian
2.4.2.2. Các m ch l t
a. M ch l t RS
b. M ch l t D
2.5. Các ph
ng pháp mô t m ch logic trình t
21

22. 2.5.1. Ph
ng pháp b ng chuy n tr ng thái
Ph ng pháp này mô t quá trình chuy n
i Tr ng Tín hi u vào Tín hi u ra
Y1 Y2
tr ng thái d i hình th c b ng, trong b ng hình 2.10 thái a b g
S1
bao g m:
S2
Å Các c t c a b ng ghi các bi n vào và bi n ra:
S3
Các tín hi u vào là các tín hi u i u khi n (a,
Hình 2.10
b, g, ), có th là tín hi u i u khi n c a ng i v n
hành, tín hi u c a thi t b ch ng trình ho c các tín hi u phát ra t các thi t b công ngh .
Các tín hi u ra (Y1, Y2,
) là tín hi u k t qu c a quá trình i u khi n và ghi
u ra.
Å Các hàng c a b ng ghi các
tr ng thái trong c a m ch (S1, S2, S3,
) (hình 2.11). S hàng c a b ng ch
rõ s tr ng thái trong c n có c a h .
Tr ng thái
S1(t c
th p)
S2( o chi u quay)
Tín hi u vào Tín hi
Y1
a b g
S1 S2 S3
0
S1 S2
1
S3(ng ng máy)
S3
0
Å Các ô giao nhau c a c t bi n
Hình 2.11
vào và các hàng tr ng thái s ghi tr ng
thái c a m ch. N u tr ng thái m ch trùng v i tên hàng thì ó là tr ng thái n
tr ng thái m ch không trùng v i tên hàng thì ó là tr ng thái không n nh .
t
c t
u ra
Y2
0
0
0
nh , n u
Å Các ô giao nhau c a c t tín hi u ra và các hàng tr ng thái s ghi giá tr tín hi u ra
ng ng.
b ng trên hình 3.3: a, b, g là tín hi u vào, Y1, Y2 là tín hi u ra. H có 3 tr ng thái:
S1 (làm vi c t c th p), S2 ( o chi u quay), S3 (ng ng máy).
M i tr ng thái c a h có th di n t b ng ngôn ng và kèm theo m t con s
g i tên
tr ng thái ó. Ví d ta xét tr ng thái S1, lúc này máy ho t ng t c
th p. N u lúc này
cho bi n a tác ng thì máy v n làm vi c tr ng thái S1 (tr ng thái S1 là tr ng thái n nh),
n u cho bi n b tác ng thì máy s chuy n sang tr ng thái S2 (nh ng tr ng thái S2 ghi
hàng S1 là không n nh - tr ng thái trung gian, m ch ang chu n b chuy n n tr ng thái
n nh khác), n u cho bi n g tác ng thì máy s chuy n sang tr ng thái S3 (tr ng thái S3
không n nh). Các bi n u ra Y1, Y2 lúc này u b ng không. T ng t nh v y ta s lý
gi i k t qu các hàng 2 và 3.
Khi b ng tr ng thaí ch có 1 tín hi u ra thì có th không dùng c t tín hi u ra, các giá tr
tín hi u ra
c ghi luôn vào các ô tr ng thái chuy n (hình 2.12).
i u quan tr ng
ây là ghi
c y
b ng. Có hai cách th c hi n công vi c này:
22
và úng các tr ng thái
trong các ô c a

23. - Cách 1: Tr c h t d a vào d li u bài toán,
Bi n vào
a
b
g
các hi u bi t v quá trình công ngh , t ó Tr ng thái
ghi các tr ng thái n nh hi n nhiên có. Ti p
S1
S2/1
S4/0
S3/0
theo ghi các tr ng thái chuy n rõ ràng (các
S2
S4/1
S2/0
S4/1
tr ng thái này có s ghi tr ng thái khác v i
S3
S1/1
S1/1
S1/1
S4
S3/1
S4/0
S2/0
th t các hàng - các tr ng thái xu t phát),
S5
S5/0
S3/0
S4/0
n u tr ng thái nào không bi t ch c ch n thì
tr ng, s b sung sau.
Hình 2.12
- Cách 2: Phân tích xem xét t ng ô
i n
tr ng thái. Vi c làm này là logic, ch t ch và rõ ràng, tuy nhiên nhi u khi phân tích không
th quá chi ly
d n n kh n ng phân bi t gi a các ô có tr ng thái g n nhau, do v y r t
khó i n y các ô.
2.5.2. Ph
ng pháp
hình tr ng thái
hình tr ng thái là hình v mô t các tr ng thái chuy n c a m t m ch logic trình t ,
hình g m các nh và các cung nh h ng trên ó ghi các tín hi u vào/ra và k t qu .
Ph ng pháp này th ng ch dùng cho hàm m t u ra. Ta s xét hai lo i:
hình Mealy và
hình Moore.
2.5.2.1.
hình Mealy
hình Mealy (hình 3.5) g m các nh bi u di n các tr ng thái trong c a m ch và các
cung nh h ng, trên các cung ghi bi n tác ng và k t qu hàm khi ch u s tác ng c a
bi n ó.
hình Mealy chính là chuy n b ng tr ng thái thành d ng ho .
1
2
b/0
g/0
(a+b+g)
b/0
a/
g/0
a/
3
4
(a+g)/1
b/0
g/0
b/0
5
a/
2.5.2.2.
h
Hình 2.13.
hình 3.4
hình Moore
Trong
hình Moore, các
ng s ghi bi n tác ng.
hình Mealy ng v i b ng tr ng thái
nh là các tr ng thái và giá tr tr ng thái, còn các cung
23
nh

24. T b ng tr ng thái (hình 2.12), ta có th l p
hình Moore theo các b
c nh sau:
B
c 1: T các ô ng v i c p tr ng thái và k t qu
hình 2.12, ta gán m t tr ng thái t ng
ng Q cho
hình Moore. Ch ng h n ta gán S2/0 = Q1, S3/0 = Q2, S4/0 = Q3, S5/0 = Q4,
S1/1 = Q5, S2/1 = Q6, S3/1 = Q7, S4/1 = Q8.
B
c 2: Thành l p b ng chuy n
i tr ng thái cho
hình Moore.
V i b ng tr ng thái hình 2.12 và cách gán nh b
thái cho hình Moore (hình 2.14).
g
b
Tr ng
thái
Q1(S2/0)
Q2(S3/0)
Q3(S4/0)
Q4(S5/0)
Q5(S1/1)
Q6(S2/1)
Q7(S3/1)
Q8(S4/1)
a
b
g
Ra
Q8
Q5
Q7
Q4
Q6
Q8
Q5
Q7
Q1
Q5
Q3
Q2
Q3
Q1
Q5
Q3
Q8
Q5
Q1
Q3
Q2
Q8
Q5
Q1
0
0
0
0
1
1
1
1
Q2/0
g
Q5/1
g
b
b
g
Q4/0
a
Q8/1
a
a+g
Q6/1
a
Q7/1
a+b+g
a+g
Hình 2.15.
c 3: D a vào b ng tr ng thái (hình 2.14), v
a
Q3/0
b
a+b+g
c b ng chuy n tr ng
b
Q1/0
Hình 2.14. B ng tr ng thái
Moore ng v i b ng hình 3.4
B
c 1, ta l p
c
hình Moore
hình Moore (hình 2.15).
T t nhiên n u có b ng tr ng thái c a
hình Moore, ta c ng d dàng thi t l p
c
b ng tr ng thái cho
hình Mealy b ng cách ghi thêm vào các ô chuy n tr ng thái c a b ng
Moore các k t qu
u ra t ng ng và b c t ra, sau ó tìm cách t i gi n b ng tr ng thái s
nh n
c b ng tr ng thái cho
hình Mealy.
Ta th y
hình Moore
2.5.3. Ph
hình Moore có s tr ng thái nhi u h n
n gi n h n c a hình Mealy.
hình Mealy, nh ng hàm ra c a
ng pháp l u
hình thu t toán là cách mô t h th ng m t cách suy lu n tr c quan. Các kh i chính
c al u
và các kh i
c mô t hình 2.16.
Kh i b t
u
Kh i b t u- t
giá tr ban u
Kh i th c hi n
i u ki n
Kh i th c hi n
Kh i ki m tra i u
công vi c
ki n và ra quy t nh
Hình 2.16: Ký hi u các kh i l u
24
Kh i k t thúc
Kh i k t thúc
công vi c

25. t
T l u
thu t toán ta d dàng chuy n thành
ó ta có th thi t k
c m ch trình t .
hình tr ng thái Mealy ho c Moore và
Ví d , cho
hình tr ng thái hình 2.17a, hãy chuy n thành
và vi t ph ng trình m ch c a h .
B t
0
a.b
u
a
a
Z2 4
1
0
a.b
1
c.d
1
1
b
hình tr ng thái Moore
Z1
Z2
(b)
Z2
1
d
1
100
5 Z3
a
Q1
Z3
a
6
Z3
0
1
Z2
c+d
0
c
1
3
a
1
2 Z1
000
Q1
Q2
Q1 Q2
a
010
Q1
0
Z2
110 Z2
Q2Q3
(d)
Q1Q2Q3
(a)
K t thúc
Q3
Q1Q2
011
00
2
3
4
5
(c)
Hình 2.17. Ví d chuy n t l u
Vi c chuy n t l u
B c 1: K t h p kh i b t
k t thúc quay v tr ng thái
B
c 2: M i kh i th c hi n
thành
111
10
6
1
11
1
0
01
Q1
Q3
hình Moore
hình Moore
c th c hi n qua các b
c sau:
u và kh i k t thúc thành m t tr ng thái, n u nh khi tr ng thái
u.
u là m t tr ng thái.
B c 3: Xây d ng
hình tr ng thái Moore v i các
bi n gây ra chuy n tr ng thái.
25
nh là các tr ng thái, còn cung là các

26. B c 4: Xây d ng
mã hoá tr ng thái.
B
c 5: Vi t ph
hình nh phân v i các
nh là các s nh phân h 2 và cung là các bi n
ng trình m ch.
V i 5 b c nh trên ta có th phân tích quá trình th c hi n chuy n t l u
hình 3.14a thành
hình Moore nh
hình 2.17b.
Tr ng thái 1:Là k t h p tr ng thái ban
u và k t thúc lúc này có i u ki n
Tr ng thái 2: ng v i công vi c Z1, theo l u
u ra là a.
chuy n 1 ® 2 c n a b
Tr ng thái 3: ng v i công vi c Z2, theo l u
ã cho
chuy n 2 ® 3 là liên t c.
Tr ng thái 4: ng v i công vi c Z2, theo nhánh l u
b=1,
chuy n 1®4 c n ab.
chuy n 3 ® 5 c n a+ d .
Tr ng thái 5: ng v i công vi c Z3, theo l u
Tr ng thái 6: ng v i công vi c Z3, theo nhánh l u
Ngoài m t s tr ng thái có các cung quay v
2.17b.
a = 0,
nh 1, t t c
Ch n bi n u vào: Vì có 6 tr ng thái c n 3 bi n
Q1Q2Q3 xác nh các tr ng thái nh hình 2.17c.
chuy n 5®6 c n a
c th hi n trên hình
u vào Q1, Q2,Q3 t h p các bi n
Gán giá tr nh phân cho
hình Moore. Theo lu t chung, gi a hai tr ng thái k nhau
ch
c thay i m t bi n, còn vi c thay i tr ng thái v t c p các tr ng thái u ph i
thay i c a t h p nhi u bi n (hình 2.17d).
Vi t ph ng trình m ch. D a vào hình 2.17b và 2.17d. ta s vi t
bi n Q1, Q2,Q3 và các tín hi u ra Z1, Z2,Z3 m i tín hi u vào và tín hi u ra
t t c tr ng thái và các bi n kích thích trong l u hình 2.17a.
c hàm c a các
u là t h p c a
Q1 = ab• + ‚ + c dƒ +4+…
Q2 = a b • + c dƒ +a…+†
Q3 = (c+ d )ƒ +a…+†
Z1 =‚; Z2= ƒ +„; Z3=…+†.
2.6.T ng h p m ch trình t
Bài toán t ng h p m ch trình t là bài toán khó, h n n a t m t yêu c u
ra l i có
nhi u cách gi i quy t khác nhau. Do v y, v n
chung
ây là ph i d a vào m t ch tiêu
t i u nào ó, ng th i
tìm
c l i gi i t i u thì ngoài các suy lu n toán h c logic
ng i thi t k còn ph i t n d ng các kinh nghi m th c t r t a d ng và phong phú. Trong
ph n này ta ch nêu m t s b c th c hi n chung và m t s ví d minh ho .
2.6.1. T ng h p theo ph
ng pháp b ng tr ng thái
Trình t chung c a các b
c nh sau:
26

27. 1. Thành l p b ng chuy n tr ng thái. Th c ch t là vi c di n
thu t thành ký hi u ki u b ng.
2. Thành l p b ng kích thích và b ng
t các yêu c u k
u ra.
3. Tìm hàm logic t i gi n và ch n m ch.
Ta xét ví d : Hãy thi t k m t m ch èn tín hi u ( èn L)
báo hi u tr ng thái làm
vi c không bình th ng c a m t h g m hai chuy n ng v i yêu c u sau: N u m ch kh i
ng úng theo trình t chuy n ng 1 tr c, chuy n ng 2 sau và d ng theo úng trình t
chuy n ng 2 tr c, chuy n ng 1 sau thì èn L không sáng (làm vi c bình th ng). N u
m ch kh i ng ho c d ng sai trình t trên thì èn L s sáng (báo làm vi c không bình
th ng).
Cách làm:
x1x2
c 1: Thành l p b ng chuy n tr ng thái.
Ta mã hoá tr ng thái nh sau:
X1- tín hi u báo tr ng thái c a chuy n
ng 1.
X2- tín hi u báo tr ng thái c a chuy n
ng 2.
Y - tín hi u ra (tín hi u k t qu c a x1, x2).
B ng chuy n tr ng thái y
nh hình
2.18. Trong b ng này các c t là các t h p bi n c a
tín hi u vào x1, x2, c t cu i cùng là Y, có 7 hàng
hi n th 7 tr ng thái c a h (S1 ¸S7).
thi t l p
hi u ra, c th là:
00 01 11 10
Y
• 4
-
2
0
S2
1
-
3
‚
0
S3
-
4
ƒ
2
0
S4
B
5 „ 6
-
1
S5
S6
… 4
- 4
†
7
7
1
1
S7
5
6
‡
1
Tr ng thái
S1
-
Hình 2.18
c b ng tr ng thái (hình 2.18) ta tu n t xét t ng t h p bi n v i tín
Tr ng thái S1 (dòng 1): t h p bi n vào x1x2 = 00, h th ng ch a làm vi c, tín hi u
ra Y = 0, ó là tr ng thái n nh.
Tr ng thái S2 (dòng 2): Lúc này x1x2 = 10, h th ng làm vi c v i chuy n
ng tr c - úng yêu c u, tr ng thái n nh và Y = 0.
ng 1 kh i
Tr ng thái S3 (dòng 3): T tr ng thái 2, chuy n sang x1x2 = 11 - úng trình t , ó là
tr ng thái n nh và Y = 0.
Tr ng thái S4 (dòng 4): T tr ng thái 3, chuy n sang x1x2 = 01 - sai trình t , ó là tr ng
thái n nh và Y = 1.
Tr ng thái S5 (dòng 5): T tr ng thái 4, chuy n sang x1x2 = 00 - sai trình t , ó là tr ng
thái n nh và Y = 1.
27

28. Tr ng thái S6 (dòng 6): T tr ng thái 5, h làm vi c sai, chuy n sang tác
th i x1x2 = 11 - sai trình t , là tr ng thái n nh và Y = 1.
ng
ng
Tr ng thái S7 (dòng 7): T tr ng thái 6, h ang tr ng thái sai, chuy n sang tác
x1x2 = 10 - v n tr ng thái sai, là tr ng thái n nh và Y = 1.
ng
B ng lý gi i t ng t ta tìm ra các tr ng thái không n
vào b ng (hình 2.18).
nh và i n
y các tr ng thái
T b ng tr ng thái (hình 2.18) ta th y h th ng t n t i các tr ng thái khác nhau trong
cùng m t c t có k t qu
u ra ng c nhau, khi có cùng m t t h p bi n vào (tr ng thái 1, 5
v i x1x2 = 00, tr ng thái 3, 6 v i x1x2 = 11, tr ng thái 2, 7 v i x1x2 = 10).
phân l p các
tr ng thái mâu thu n ó, h th ng ph i s d ng các bi n n i b , ó chính là ý ngh a c a
m ch logic trình t .
Tr c khi ch n các bi n ph , ta tìm các rút g n các hàng c a b ng
Nguyên t c rút g n là 2 hàng t ng
ng nhau
x1x2
thì rút g n thành m t hàng. Hai hàng
c coi là
00 01
t ng
g nhau khi có s tr ng thái và k t qu
Tr ng thái
u ra nh nhau, ho c có th suy ra
c nhau.
S1, S2, S3
• 4
Và nh v y t b ng tr ng thái hình 2.18 ta có
S4, S5, S6, S7
… „
th rút g n l i thành b ng tr ng thái hình 2.19.
Hình 2.19
B c 2: Thành l p b ng kích thích và
b ng tín hi u ra.
V i b ng chuy n tr ng thái (hình 2.19), ch có 2 hàng,
bi n n i b . Ta ch n bi n n i b ó là y.
y
0
00 01 11 10
0
0 0
1
0
0
0
y
0
1
0
Hình 2.20
c 3: Vi t ph
1
1
hình 2.20, t
X2
Y
L
1
Hình 2.22
n gi n,không c n ph i l p n a, ta ch n luôn: L = y
ng trình hàm ra và v s
T b ng hình 2.19 ta có:
T 2 ph
1
ƒ ‚ 0
† ‡ 1
Y
00 01 11 10
0 1 0 0
Hình 2.21
B ng tín hi u ra lúc này quá
B
X1
x1x2
11 10 Y
phân bi t 2 hàng ch c n m t
V i 3 bi n x1, x2 và y, ta l p b ng tr ng thái d ng b ng Karnaugh nh
b ng trên hình 2.20 ta l p b ng kích thích (hình 2.21).
x1x2
(hình 3.10).
ng trình trên ta thi t k
.
Y = x 1 x2 + y
cs
28
m ch r le nh hình 2.22.

29. 2.6.2.T ng h p theo ph
ng pháp
hình Mealy ho c Moore
Vi c t ng h p các m ch trình t b ng
các b c nh sau:
o B
c 1: V
c 3: Xác
c ti n hành theo
hình tr ng thái
o B c 2: Xác nh s l
tr ng thái trong.
o B
hình Mealy ho c Moore
ng ph n t nh (b th i gian, m ch l t). Mã hoá các
nh hàm kích thích các m ch l t và hàm tín hi u ra.
2.7. Ví d v m ch trình t
Ví d 1:
x1
Gi thi t có m ch trình t
x2
c bi u di n nh s
x1
Y
a
2
1 2 3 2 1 4 5 2 1
x2
y
x2
1
hình 2.23a
y
Y
Z
Hình 2.23. S
b
Z
1
2 3 4 5 6 7 8 9 10
m ch trình t và bi u
óng m
mô t ho t ng c a m ch,
ây ta s d ng bi u
óng m (hình 2.23b). Trên
bi u , chi u ngang bi u th th i gian, chi u ng th hi n t t c các i l ng vào ra c a
m ch, nét m bi u hi n tín hi u có giá tr 1, còn nét m nh bi u hi n tín hi u có giá tr 0. T
bi u
ta th y r ng, tr ng thái Z = 1 ch
t
c khi theo trình t x1=1, ti p theo x2=1. N u
cho x2=1 tr c, sau ó cho x1=1 thì c Y và Z u không th b ng 1.
ây t n t i 3 t h p
n nh lâu dài c a Y và Z, ó là:
Y.Z = 00, 10, 11.
mô t ho t ng c a m ch ng
chuy n tr ng thái, hình tr ng thái,
i ta có th dùng các ph
29
ng pháp khác nh b ng

30. Ch
H
ng 3
I U KHI N LOGIC KH TRÌNH PLC
3.1. Khái ni m chung
PLC vi t t t c a Programmable Logic Controller là thi t b i u khi n logic l p trình
c (kh trình) cho phép th c hi n linh ho t các thu t toán i u khi n logic thông qua m t
ngôn ng l p trình
PLC
c c u thành t hai ph n chính:
+ Ph n c ng:
c c u t o nên b i vi x lý, ROM, RAM
+ Ph n m m: Th c ch t là m t ngôn ng
ng i nh t và t i gi n nh t, nó có nhi m v ch
th và ch c n ng v i thông s c th c ng nh
này cho phép ta l p
c ch ng trình i u khi
tính PC ho c trên máy l p trình PG sau ó chuy
d ch
t o ra ngôn ng l p trình g n con
ra các thi t b
c s d ng v i a ch c
cách n i các thi t b v i nhau. Ph n m m
n theo công ngh có th th c hi n trên máy
n ch ng trình vào b nh RAM.
3.2.C u t o c a PLC
V i PLC là m t h vi x lý có ch c n ng chuyên d ng h n, ch y u gi i quy t vi c
i u khi n logic nh ng
t n d ng kh n ng c a vi x lý còn có thêm m t s ch c n ng
nh : th c hi n các phép tính s h c, th c hi n các phép so sánh và t o nên các hàm trong
i u khi n quá trình và c ng có th s d ng tín hi u vào d ng logic, d ng s mã nh phân
ho c d ng t ng t . Mu n v y trong PLC có các kh i c b n sau:
3.2.1. Kh i i u hành: Ch
ng trình i u hành
Kh i này d i ch ng trình i u hành h th ng và phân chia các b nh v i các a
ch c
nh t tr c t o nên các vùng nh c th nh : vùng nh ch ng trình i u khi n,
vùng nh bi n trung gian, vùng nh cho tín hi u vào và tín hi u ra c ng nh các ch ng
trình giám sát ki m tra h th ng. Kh i này th ng s d ng b nh ROM.
3.2.2. Kh i ch
ng trình:
Kh i này l u gi toàn b ch ng trình i u khi n c a PLC và kh i này
c th c hi n
b ng b nh RAM, ch ng trình
c ghi vào hoàn toàn ch
ng do ng i s d ng, t ng
ng v i công ngh . Trong quá trình th c hi n trong PLC thì ch ng trình này
c g i ra
l n l t t câu l nh u tiên n cu i cùng, khi ó nó ch d n cho vi x lý th c hi n các
phép thao tác toán h c l y tín hi u vào và g i tín hi u ra.
3.2.3. Kh i nh vào ra:
ây c ng là m t ph n b nh RAM nó
c kh i i u hành a ch hoá và giao nhi m
v ch làm vi c v i các u vào và u ra c a PLC, nó làm vi c theo nguyên t c: Khi có
l nh ghi tín hi u vào thì kh i b ng nh vào s ghi giá tr t c th i c a các c a lúc ó và k t
30

31. qu x lý
ch t i khi
u ra không
c a th ng ra u ra mà
c ghi k t qu l i b ng nh ra và
c l nh chuy n t i u ra thì tín hi u này m i
c a ra ngoài.
3.2.4. C a (c ng) truy n thông:
C a này dùng
truy n thông tin gi a PLC v i các thi t b bên ngoài nh : máy l p
trình, máy tính cá nhân ho c n i m ng trong h PLC thông tin
c truy n theo ki u n i
ti p và quá trình truy n
c chu n hoá qua cáp ghép n i RS232, RS485.
3.2.5. Kh i s h c:
Trong PLC ngoài vi c x lý các phép tính logic còn có thêm kh n ng x lý các phép
tính s h c ho c so sánh tín hi u t ng t bi n i t ó t o nên
c các hàm dùng trong
i u khi n quá trình ch ng h n nh PID. Mu n v y trong PLC có 2 thanh ghi tích lu ký
hi u ACCU1, ACCU2. ây là hai thanh ghi m i thanh 16 bit chia làm 2 byte: byte cao và
byte th p. Quá trình th c hi n các phép tính s h c ho c so sánh
c th c hi n trên hai
thanh ghi này theo nguyên t c d li u u tiên s
c chuy n vào ACCU1 khi ó d li u
c trên ACCU1
c y sang ACCU2 và th c hi n các phép tính (+), (-), (x), (:) ho c so
sánh
c th c hi n qua câu l nh, k t qu phép tính
c ghi l i trên ACCU1
3.2.6. Kh i vi x lý:
Làm nhi m v
c ch ng trình trong kh i ch ng trình và ch ng trình ch d n làm
gì thì vi x lý s i u ch nh các kh i khác làm theo ch c n ng. Ch ng h n: Lúc nào thì ghi
d li u vào và x lý d li u này theo thu t toán nào và khi nào thì chuy n ra ngoài...
3.2.7. BUS:
Trong PLC nh ng thông tin c n ghép n i nh gi a kh i i u khi n trung tâm CPU, c
s v i các kh i bên ngoài m r ng ho c gi a PLC v i b nh c ng EPROM c ng nh gi a
vi x lý v i các b nh ROM, RAM
c th c hi n b ng các dây n i, ó là c c u các h
th ng bus. Ng i ta phân bi t h th ng bus thành 3 nhóm ch c n ng:
+ Bus s hi u: Tín hi u truy n trên ó theo 2 chi u
+ Bus a ch : Tín hi u ch truy n theo 1 chi u t CPU t i (ho c t thi t b
khi n tr c ti p - DMAC), b nh ho c c a vào ra.
i u
+ Bus các tín hi u i u khi n: G m m t s là tín hi u g i t CPU ra còn m t s l i
là tín hi u g i t ngoài vào CPU.
3.3. S
c u trúc PLC
Ph n c b n c a PLC là h vi x lý v i m t b x lý trung tâm (CPU), cùng v i các b
nh , các thi t b ghép n i vào ra, biên d ch ch ng trình i u khi n. Bên ngoài PLC có m t
b các u vào (input) và m t b các u ra (output) ghép n i v i các thi t b i u khi n,
nh n các thông tin i u khi n và cho ra các l nh i u khi n h th ng. Các tín hi u vào, ra
c a PLC ngoài d ng tín hi u lôgic (tín hi u s - digital) thì trong các PLC hi n nay th ng
31

32. có c tín hi u vào và ra d ng t ng t (analog). Các tín hi u vào d ng digital c a PLC có
th tín hi u t các nút n i u khi n; tín hi u t các công t c hành trình, c c h n; tín hi u t
các thi t b báo ng, v.v... Các tín hi u t ng t
a n u vào PLC có th là các tín hi u
v các tham s công ngh , v.v... Tín hi u ra c a PLC th ng
c dùng kh ng ch các r
le và c ng có th là m t tín hi u t ng t
i u khi n m t h th ng liên t c nào ó.
S
c u trúc m t PLC có d ng nh hình 3.1
Nút i u
khi n (PB)
Chuy n
m ch
Tín hi u
báo ng
Tham s công
ngh
u vào
(Input)
PLC
(Vi x lý - Ch
ng trình logic - Các hàm ch c n ng)
u ra
(Output
èn tín
hi u
R le, Công
t ct
Van
Hình 3.1
3.4. Nguyên lý làm vi c
PLC làm vi c theo nguyên t c các chu k l p t
ng, m i chu k l p
c g i là m t
vòng quét. M i vòng quét có m t l n nh n d li u vào và a k t qu ra bên ngoài, khi h t
vòng quét th nh t thì t
ng chuy n sang vòng quét th hai và c ti p t c nh v y.
Trong m t vòng quét th c hi n 4 b
+B
c 1: Nh n d li u
+ B c 2:
theo ch ng trình
c:
u vào ghi l i b ng nh vào.
c ch ng trình i u khi n trên c s d li u vào ã có (c
c k t qu ghi l i b ng nh ra.
nh) x lý
+ B c 3: Th c hi n truy n thông trong PLC ho c các PLC v i nhau c ng nh thông
tin qua l i v i máy tính, t ó ki m nghi m l i k t qu .
+B
c 4: G i k t qu t b ng nh ra
n thi t b ch p hành bên ngoài.
Nh v y
th c hi n m t chu k quét m t m t kho ng th i gian, th i gian này càng
nh càng t t, nh ng ph thu c vào t c
x lý c a m i lo i vi x lý n m trong PLC và th i
gian
c tc
nh do nhà ch t o. Vì v y ch ng trình i u khi n nên l p sao cho càng
ng n càng t t.
32

33. 3.5.
u nh
c i m
3.5.1. u i m:
+ V i m t h i u khi n
c t o l p b i PLC có u i m n i b t là hoàn toàn ch
ng k t h p v i ph n c ng và ch ng trình ph n m m
t o nên m t h i u khi n v i
công ngh b t k mà không c n ph i thay i ph n c ng vì t t c các thi t b
c s d ng
trong h
u thông qua ch ng trình ph n m m và chúng
c ghép n i v i nhau c ng qua
ph n m m, chính vì v y làm cho quá trình c i ti n thay i hoàn ch nh và s a ch a r t n
gi n, ch c n thay i ph n m m t c là s t o nên
c h i u khi n là t i u mà các h
i u khi n logic tr c không có
c.
+ V i h i u khi n dùng PLC v a có th ti n hành hi u ch nh s a ch a nh ng h
th ng v n làm vi c t c là v n m b o dây chuy n công ngh không b d ng, vì v y nó cho
phép hi u ch nh d
t
c ch t l ng hi u ch nh là t i u.
3.5.2. Nh
c i m:
+ Do h i u khi n dùng PLC r t thu n l i trong vi c hi u ch nh thay i thông s
c ng nh thay i hàm i u ch nh do ó ng i s d ng ph i am hi u và khi thay i
ch ng trình không úng thì d làm r i lo n dây chuy n vì v y gây khó kh n cho ng i
qu n lý.
+ Do công su t u ra c a PLC nh , th ng c a ra có I £ 500 mA vì v y
ph i
ghép v i thi t b bên ngoài có công su t l n th ng ph i s d ng các thi t b bi n i trung
gian nh các r le ho c công t c t .
+ Do i n áp s d ng trên PLC th p vì v y
cách ly v i i n áp l i.
m b o an toàn ph i có bi n pháp
+
th c hi n l p
c ch ng trình i u khi n b t bu c ph i có máy tính ho c máy
l p trình i kèm v i các cáp chu n hoá.
3.6.
ng d ng:
V i PLC có các
a ch
ng d ng nh sau:
+ V i các dây chuy n s n xu t t
ng nh công ngh ch bi n và bao bì th c ph m,
công ngh cán kéo thép, công ngh s n xu t xi m ng và các dây chuy n s n xu t t
ng
khác. Trong các h này th ng dùng các PLC có tr l ng i u khi n l n.
+ Trên thi t b c a máy t
ng ta dùng PLC
th c hi n t
ng kh ng ch theo
công ngh và quy t nh các ch
làm vi c m t cách có hi u qu n u công ngh có m ch
t
ng kh ng ch ph c t p nh phay, bào gi ng... và các h i u khi n t
ng quá trình
kh i ng ng c công su t l n.
3.7. Trình t thi t k h
t o nên m t h
i u khi n logic ng d ng PLC
i u khi n logic dùng PLC ta ph i qua các b
33
c:

34. + Xu t phát t yêu c u công ngh ta ph i tính toán thi t k ra hàm i u khi n logic.
+ Xu t phát t công ngh và hàm logíc ã có ta ph i xác
nên các bi n u vào.
nh
c các sensor
t o
+ T các sensor ã ch n ta ti n hành chu n hoá tin hi u n u c n (tín hi u sensor ch a
phù h p v i tín hi u c a vào PLC)
+ Ti n hành l p trình và ch n lo i PLC
áp ng cho h . Sau khi
vào PLC ta ph i ti n hành ch y th b ng cách t o tín hi u gi .
ch
ng trình
+ Khi có ch ng trình i u khi n thì chúng ta s n i các sensor và các i t ng vào
PLC, ti n hành ch y th trên thi t b th c, trong quá trình ch y th ta s hi u ch nh tinh các
thông s công ngh .
+ Ghi ch ng trình ã
EPROM l u ch ng trình)
c hi u ch nh vào EPROM (v i lo i PLC có c a c m
Các h th ng i u khi n logic có th
c phân theo s
sau (hình 3.2):
HT KLG
B nh , l p trình
M ch c ng
M ch n i c ng
(R le , nam
châm i n-TB
i nt )
B nh thay
i
c
B ng n i c m
(Các m ch i n
t -bán d n AND
OR ,...)
TB l p trình
c
PLC (Vi x lý)
Hình 3.2
34

35. Ch
ng 4
L P TRÌNH CHO PLC S7 - 200
4.1. S
c u trúc c a PLC
4.1.1. C u hình c ng
S7-200 là thi t b i u khi n logic kh trình c a hãng Siemens (CHLB
c), có c u
trúc theo ki u module và có các modulee m r ng. Các module này
c s d ng cho nhi u
nh ng ng d ng l p trình khác nhau. S7-200
c c u t o theo các module trong ó module
chính là module ch a CPU có a ch c a vào ra, còn các module m r ng có th là t ng
t ho c s và a ch hoàn toàn ph thu c vào ki u module và v trí c a module trong h vì
v y không ghi a ch .
Thành ph n c b n c a S7 - 200 là kh i vi x lý CPU 212 ho c CPU 214. V hình
th c bên ngoài, s khác nhau c a hai lo i CPU này nh n bi t
c nh s
u vào/ra ngu n
cung c p.
- CPU 212 có 8 c ng vào, 6 c ng ra và có kh n ng
module m r ng.
- CPU 214 có 14 c ng vào và 10 c ng ra và có kh n ng
module m r ng.
c m r ng thêm b ng 2
c m r ng thêm b ng 7
S7-200 có nhi u lo i module m r ng khác nhau.
CPU 212 bao g m
+ 512 t
n t c là 1KB
l u ch ng trình thu c mi n b nh
và không b m t d li u nh có giao di n v i EPROM.
c/ghi
c
+ Có 8 c ng vào logic và 6 c ng ra logic.
+ Có th ghép n i thêm 2 module
module t ng t (analog).
+ T ng s c ng logic vào/ra c c
m r ng s c ng vào/ra, bao g m c
i là 64 c ng vào và 64 c ng ra.
+ Có 64 b t o th i gian tr
+ Có 64 b
ti n v a m lùi.
+ 368 bít nh
làm vi c.
m, chia làm hai lo i: lo i b
m ch
m ti n và lo i v a
c bi t, s d ng làm các bít tr ng thái ho c các bít
m
t ch
+ Có các ch
ng t và x lý tín hi u ng t khác nhau bao g m ng t truy n
thông, ng t theo s n lên ho c s n xu ng, ng t theo th i gian và ng t báo hi u c a
b
mt c
cao (2 KHz).
35

36. + B nh không b m t d li u trong kho ng th i gian 50h khi PLC b m t
ngu n nuôi.
CPU 214 bao g m
+ 2048 t
n (4KB)
l u ch ng trình thu c mi n b nh
không b m t d li u nh có giao di n v i EEPROM.
c/ghi
c và
+ Có 14 c ng vào và 10 c ng ra logic
+ Có 7 module
m r ng thêm c ng vào/ra bao g m c module analog.
+ T ng s c ng vào ra c c
i là 64 c ng vào và 64 c ng ra.
+ Có 128 b t o th i gian tr .
+ Có 128 b
m chia làm hai lo i ch
+ Có 688 bít nh
c bi t dùng
m ti n và v a
m ti n v a
thông báo tr ng thái và
m lùi.
t ch
làm vi c.
+ Các ch
ng t và x lý ng t g m ng t truy n thông, ng t theo s n lên ho c
xu ng, ng t theo th i gian, ng t c a b
mt c
cao và ng t truy n xung.
+ Có 3 b
mt c
cao v i nh p 2 KHz và 7 KHz.
+ Có 2 b phát xung nhanh cho dãy xung ki u PTO ho c ki u PWM
+ Có 2 b
i u ch nh t
ng t
+Toàn b vùng nh không b m t gi li u trong kho ng th i gian 190h khi
PLC b m t ngu n nuôi.
4.1.2. Mô t các èn báo và công t c
- Trên S7-200 èn báo có các lo i:
+ èn
ch
(SF):
èn này sáng khi PLC có h ng hóc.
+ èn xanh (RUN): èn này ch
ng trình
c n p trong máy.
nh PLC ang
ch
làm vi c và th c hi n
+ èn vàng (STOP) èn này ch nh r ng PLC ang ch
d ng. D ng ch ng
trình ang th c hi n l i (Có th do ng i v n hành cho ngh ho c trong ch ng trình g p
l nh STOP ho c trong PLC có h ng hóc).
+ èn xanh I x.x: èn xanh c ng vào ch nh tr ng thái t c th i c a c ng Ix.x (x.x
= 0.0 ¸ 1.5). èn này báo hi u tr ng thái c a tín hi u theo giá tr logíc c a c ng.
+ èn xanh Qy.y: èn này báo hi u tr ng thái t c th i c a c ng Qy.y (y.y = 0.0 ¸ 1.1),
èn này báo hi u tr ng thái c a tín hi u theo giá tr logíc c ng.
- Công t c ch n ch
làm vi c cho PLC:
36

37. Công t c ch n ch
làm vi c n m phía trên, bên c nh các c ng ra c a S7 - 200 có 3
v trí cho phép ch n các ch
làm vi c khác nhau cho PLC
+ RUN: Cho phép PLC th c hi n ch ng trình trong b nh . PLC S7 - 200 s r i
kh i ch
RUN và chuy n sang ch
STOP n u trong máy có s c ho c trong ch ng
trình g p l nh STOP, th m chí ngay c khi công t c ch
RUN. Do ó nên quan sát
tr ng thái th c t i c a PLC theo èn báo.
+ STOP: C ng b c PLC d ng công vi c th c hi n ch ng trình ang ch y và
chuy n sang ch
STP. ch
STOP PLC cho phép hi u ch nh l i ch ng trình ho c
n p m t ch ng trình m i.
+ TERM: Cho phép máy l p trình t quy t
ho c RUN ho c STOP
- Ch nh nh t ng t :Núm i u ch nh t ng t
c ng vào ra. Thi t b ch nh nh có th quay 2700.
nh m t trong ch
cl p
td
in p
làm vi c cho PLC
y bên c nh các
4.1.3. C u trúc b nh
- Phân chia b nh : B nh c a S7 - 200
c chia thành 4 vùng v i 1 t có nhi m
v duy trì d li u trong m t kho ng th i gian nh t nh khi m t ngu n. B nh c a S7 - 200
có tính n ng ng cao, c và ghi u c trong toàn vùng lo i tr các ph n bít nh
c bi t
c ký hi u b i SM (special memory) ch có th truy nh p
c.
+ Vùng ch ng trình: Là mi n b nh
c s d ng l u gi các l nh ch ng trình
i u khi n có th
c chuy n vào t máy l p trình, máy tính ho c EPROM và trong quá
trình làm vi c s ti n hành c ch ng trình
ây
i u khi n.
+ Vùng tham s : Là mi n l u gi các tham s nh : t khoá, a ch tr m... các thông
tin này có th
c cài t do nhà ch t o ho c do ng i s d ng khi mu n mã khoá ch ng
trình.
+ Vùng d li u: Vùng này
c s d ng
c t các d li u c a ch ng trình bao
g m: các k t qu c a các phép tính, h ng s
c nh ngh a trong ch ng trình, b
m
truy n thông... Vùng d li u là m t mi n nh
ng, nó có th truy nh p theo t ng bít, t ng
byte, t ng t
n, t kép và
c s d ng làm mi n l u tr d li u cho các thu t toán, các
hàm truy n thông, l p b ng, các hàm d ch chuy n, xoay vòng thanh ghi, con tr
a ch ..
Vùng d li u l i
c chia ra thành nh ng mi n nh nh v i các c ng d ng khác
nhau. Chúng
c ký hi u b ng các ch cái u c a ti ng Anh c tr ng riêng cho công
d ng c a chúng nh sau L:
V (Variable memory): Vùng nh trung gian.
I (Input image register): Vùng nh
u vào.
O (Output image register): Vùng nh
u ra.
37

38. M (Internal memory bits): Vùng nh l u gi .
SM (Special memory): Vùng nh
truy nh p
c bi t.
c vào vùng này ta ph i ghi d a ch theo nguyên t c:
+ Truy nh p theo bít: (Tên mi n) + ( a ch byte)+(.)+ ch s bít.
Ví d : V150.4: ch bít 4 c a byte 150 thu c mi n V
+ Truy nh p theo byte: (Tên mi n) + (B) + ( a ch c a byte trong mi n)
Ví d : VB150 ch byte 150 thu c mi n V
+ Truy nh p theo t : (Tên mi n) + (W)+( a ch byte cao c a t trong mi n)
Ví d : VW150: ch t
n g m hai byte 150 và 151 thu c mi n V, trong ó byte 150
có vai trò là byte cao trong t .
15 14 13 12 11 10 9
VW150
8
7
6
VB150 (byte cao)
5
4
3
2
1
0
VB151(byte th p)
+ Truy nh p theo t kép: (Tên mi n) + (D) + ( a ch byte cao c a t trong mi n)
VD: VD150: ch t kép g m 4 byte 150, 151, 152, 153 thu c mi n V, trong ó byte
150 có vai trò là byte cao và byte 153 là byte th p trong t kép.
+ Vùng i t ng: Là vùng nh
c ký hi u và s d ng riêng cho các b
m, các r le
th i gian, các b
m c a tín hi u vào ra t ng t và m t s thanh ghi. T ng ng v i các
ký hi u ta có các vùng v i các ch c n ng nh sau:
. C+ n Vùng nh dành riêng cho các b
m có
a ch n. VD: C0, C63..
. AIW + ch s byte cao: Vùng nh dành cho các b
m c ng vào liên t c
. AQW + ch s byte th p: Vùng nh dành cho các b
m c ng ra liên t c.
. T + n: Vùng nh dành riêng cho các r le th i gian có ch s là n.
. AC + ch s thanh ghi: Các thanh ghi dành riêng cho vùng này (AC0 - AC3)
. HSC + ch s thanh ghi: Thanh ghi dành riêng cho các b
mt c
cao (HSC0 - HSC2)
4.1.4. M r ng c ng vào ra (Module m r ng)
m r ng kh n ng i u khi n ta ph i m r ng c ng vào ra c a PLC b ng cách
ghép n i thêm vào nó các module m r ng v phía bên ph i c a CPU làm thành m t móc
xích. a ch c a các v trí c a module
c xác nh b ng ki u vào/ra và v trí c a module
trong móc xích, bao g m các module có cùng ki u. Ví d nh m t module c ng ra không
th gán a ch c a m t module c ng vào, c ng nh m t module t ng t không th có a
ch nh m t module s và ng c l i.
38

39. CPU 212 có th m r ng thêm 2 module và CPU 214 có th m r ng 4 module
VD: Cách
t
CPU 214
a ch cho các module m r ng trên CPU 214
Module
Module
Module
Module 8 ra
4 vào /4 ra
8 vào
3 vào analog/1ra analog
I0.0
Q0.0
I2.0
I3.0
AIW0
Q3.0
I0.1
Q0.1
I2.1
I3.1
AIW2
Q3.1
I0.2
Q0.2
I2.2
I3.2
AIW4
Q3.2
I0.3
Q0.3
I2.3
I3.3
I0.4
Q0.4
I0.5
Q0.5
Q2.0
I3.5
Q3.5
I0.6
Q0.6
Q2.1
I3.6
Q3.6
I0.7
Q0.7
Q2.2
I3.7
Q3.7
I1.0
Q1.0
Q2.3
I1.1
Q1.1
I3.4
Q3.3
AQW0
Q3.4
I1.2
I1.3
I1.4
I1.5
4.1.5. Th c hi n ch
ng trình
V i S7 - 200 vi c th c hi n ch ng trình c ng t ng t nh các PLC khác ó là
ch ng trình
c th c hi n theo chu trình l p, m i vòng l p
c g i là m t vòng quét và
làm vi c theo cách l p t
ng vì v y th c hi n ch ng trình th i gian c và x lý ph i
nh h n th i gian c a vòng quét và m t vòng quét
c chia làm 4 giai o n:
+ Giai o n 1: Nh n thông tin t các c a vào và nh t i b ng nh vào.
+ Giai o n 2:
c l nh trong ch ng trình i u khi n và l y thông tin có s n b ng nh
vào, x lý theo câu l nh và chuy n k t qu ra b ng nh ra. Trong quá trình này câu l nh
c c l n l t t c u l nh u tiên n câu l nh cu i cùng và khi g p l nh k t thúc
(MEND) t
ng quay l i và c l i t
u
+ Giai o n 3: Truy n thông và t ki m tra l i.
+ Giai o n 4: Chuy n k t qu
ã có
b ng nh ra ra ngoài
39
il
ng i u khi n bên ngoài.

40. 4.1.6. C u trúc ch
ng trình
Trong quá trình l p trình i u khi n v i các ch ng trình n gi n ta ti n hành
trình t
u dd n cu i ch có m t ch ng trình, nh ng v i các h th ng ph c t p n u
trình nh trên r t ph c t p.
n gi n ta ti n hành l p trình cho t ng m ng công ngh
công trình c a c dây chuy n s
c liên k t b i r t nhi u m ng v i nhau, ó g i là
trình có c u trúc.
l p
l p
và
l p
Ch ng trình i u khi n c a các m ng n u không ph thu c i u khi n ch ph thu c
vào ch ng trình g i là ch ng trình con còn n u các m ng v a ph thu c vào ch ng trình
v a ph thu c vào quá trình i u khi n
c g i là ch ng trình ng t.
Các ch ng trình cho S7 - 200 ph i có c u trúc bao g m ch ng trình chính và sau ó
n các ch ng trình con và các ch ng trình ng t
c ch ra sau ây:
+ Ch
ng trình chính ph i
c l p tru c và k t thúc b ng l nh MEND
+ Sau ch ng trình chính vi t các ch ngtrình con và k t thúc ch ng trình con ph i có
l nh RET. Khi g p l nh RET thì vi x lý quay v ch ng trình chính và các ch ng trình
con ph i
c ký hi u và có a ch SBR.
+ Ch ng trình ng t
c vi t sau ch ng trình con khi có l nh ng t trong ch ng trình
chính ( i u khi n ng t) thì ch ng trình s vào ch ng trình ng t khi làm vi c xong ch ng
trình ng t g p l nh RETI thì nó t
ng quay v ch ng trình chính t i i m ng t và m i
ch ng trình ng t u ph i có l nh (INT + a ch )
Main Program
Th c hi n trong m t vòng quét
MEND
SBR 0
Ch
ng trình con th nh t
Ch
ng trình con th n + 1
RET
SBR n
RET
40

41. INT 0 Ch
ng trình x lý ng t th nh t
Th c hi n khi có tín hi u báo ng t
RETI
INT n Ch
ng trình x lý ng t th n + 1
RETI
4.2 Ngôn ng l p trình c a S7-200
4.2.1. Gi i thi u chung
Ph ng pháp li t kê l nh (Statement List vi t t t là STL) và ph ng pháp s
các
kh i ch c n ng (FBD). N u ch ng trình l p theo FBD thì thi t b l p trình có th chuy n
sang d ng LAD ho c STL t ng ng. Ng c l i không ph i m i ch ng trình vi t d ng
STL ho c LAD c ng có th chuy n sang d ng FBD. N u ch ng trình l p theo LAD thì
thi t b l p trình có th chuy n sang d ng STL t ng ng, nh ng không ph i m i ch ng
trình vi t d ng STL c ng có th chuy n sang d ng LAD. Trong ph n này chúng ta nghiên
c u hai ph ng pháp l p trình là LAD và STL, chúng u có s n trong ngôn ng l p trình
STEP7-Micro/DOS và STEP7-Micro/WIN, còn l p trình ki u FBD ch có trong STEP7Micro/WIN.
d dàng làm quen v i v i các thành ph n c b n c a LAD và STL ta c n
n m các nh ngh a c b n sau ây:
nh ngh a v LAD: LAD là m t ngôn ng l p trình b ng
ho . Nh ng thành ph n
c b n dùng trong LAD t ng ng v i các thành ph n c a b ng i u khi n b ng r le. Trong
ch ng trình LAD các ph n t c b n dùng bi u di n các l nh logic nh sau:
- Ti p i m: là bi u t ng (symbol) mô t các ti p i m c a r le. Các ti p i m ó có
th là th ng m ( | | ) ho c th ng óng ( |/| ).
- Cu n dây (coil): là bi u t
ng ( ( ) ) mô t cu n dây r le
- H p (box): là bi u t ng mô t các hàm khác nhau, nó làm vi c khi có dòng i n
ch y n h p. Nh ng d ng hàm th ng
c bi u di n b ng h p là các b th i gian
(Timer), các b
m (Counter) và các hàm toán h c. Cu n dây và h p ph i
c m c úng
chi u dòng i n.
- M
ngu n bên
ngu n bên
ngu n bên
ng LAD: là
ng n i các ph n t thành m t m ch hoàn thi n, i t
ng
trái sang
ng ngu n bên ph i.
ng ngu n bên trái là dây nóng,
ng
ph i là dây trung hoà (neutral) hay là
ng tr v ngu n cung c p (
ng
ph i th ng không
c th hi n khi dùng ch ng trình ti n d ng STEP741

42. Micro/DOS ho c STEP7-Micro/WIN). Dòng i n ch y t trái qua các ti p i m óng
các cu n dây ho c các h p tr v bên ph i ngu n.
n
nh ngh a v STL: Ph ng pháp li t kê l nh (STL) là ph ng pháp th hi n ch ng
trình d i d ng t p h p các câu l nh. M i câu l nh trong ch ng trình, k c nh ng l nh
hình th c bi u di n m t ch c n ng c a PLC.
nh ngh a v ng n x p logic (logic stack):
S0
S1
S2
S3
S4
S5
S6
S7
S8
Stack 0-bit u tiên hay bit trên cùng c a ng n x p
Stack 1-bit th hai c a ng n x p
Stack 2-bit th ba c a ng n x p
Stack 3-bit th t c a ng n x p
Stack 4-bit th n m c a ng n x p
Stack 5-bit th sáu c a ng n x p
Stack 6-bit th b y c a ng n x p
Stack 7-bit th tám c a ng n x p
Stack 8-bit th chín c a ng n x p
Hình 4.1
t o ra m t ch ng trình d ng STL, ng i l p trình c n ph i hi u rõ ph ng th c
s d ng 9 bit ng n x p logic c a S7-200. Ng n x p logic là m t kh i g m 9 bit ch ng lên
nhau. T t c các thu t toán liên quan n ng n x p u ch làm vi c v i bit u tiên ho c
v i bit u và bit th hai c a ng n x p. Giá tr logic m i u có th
c g i (ho c
cn i
thêm) vào ng n x p. Khi ph i h p hai bit u tiên c a ng n x p, thì ng n x p s
c kéo
lên m t bit. Ng n x p và tên c a t ng bit trong ng n x p
c bi u di n trên hình 4.1.
Ví d v ladder logic và statement list:
Hình 4.4 mô t vi c th c hi n l nh LD (vi t t t t Load trong ti ng Anh)
logic c a ti p i m I0.0 vào trong ng n x p theo cách bi u di n c a LAD và STL:
LAD
a giá tr
STL
I0.0
Q1.0
LD I0.0
=
Q1.0
Hình 4.2
4.2.2.B ng tóm t t m t s l nh c b n c a S7-200
H l nh c a S7-200
c chia làm 3 nhóm:
- Các l nh mà khi th c hi n thì làm vi c
c a ng n x p.
42
c l p không ph thu c vào giá tr logic

43. - Các l nh ch th c hi n
c khi bit
u tiên c a ng n x p có giá tr logic b ng 1.
- Các nhãn l nh ánh d u v trí trong t p l nh.
Trong các b ng l nh còn mô t s thay
c th c hi n.
it
ng ng c a n i dung ng n x p khi l nh
C hai ph ng pháp LAD và STL u s d ng ký hi u I
ch vi c th c hi n t c
th i (immediately), t c là giá tr
c ch d n trong l nh v a
c chuy n vào thanh ghi o
v a ng th i
c chuy n n ti p i m ch d n trong l nh ngay khi l nh
c th c hi n
ch không ph i ch t i giai o n trao i v i ngo i vi c a vòng quét. i u ó khác v i l nh
không t c th i là giá tr
c ch nh trong l nh ch
c chuy n vào thanh ghi o khi th c
hi n l nh.
B ng 4.1. M t s l nh c a S7-200 thu c nhóm l nh th c hi n vô i u ki n
Tên l nh
=
n
Mô t
Giá tr c a bit
trong l nh.
u tiên ng n x p
c sao chép sang i m n ch d n
c sao chép tr c ti p sang i m n
c th c hi n.
=I
n
Giá tr c a bit u tiên ng n x p
ch d n trong l nh ngay khi l nh
A
n
Th c hi n toán t và (AND) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic c a i m n ch d n trong l nh. K t qu
c ghi
l i vào bit u tiên c a ng n x p.
ALD
AN
Th c hi n toán t và (AND) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic c a bit th hai ng n x p. K t qu
c ghi l i
vào bit u tiên ng n x p. Các giá tr còn l i trong ng n x p
c
kéo lên m t bit.
n
Th c hi n toán t và (AND) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic ngh ch o c a i m n ch d n trong l nh. K t
qu
c ghi l i vào bit u tiên c a ng n x p.
CTU
Cxx,PV
Kh i ng b
m ti n theo s n lên c a tín hi u vào. B
t l i tr ng thái ban u (reset) n u u vào R c a b
m
(có m c logic 1).
CTUD
Cxx,PV
Kh i ng b
m ti n theo s n lên c a tín hi u u vào th nh t
và m lùi theo s n lên c a tín hi u u vào th hai. B
m
c
reset l i n u u vào R c a b
m
c kích (có m c logic 1).
LD
n
m
c
c kích
N p giá tr logic c a i m n ch d n trong l nh vào bit u tiên c a
ng n x p. Các giá tr trong ng n x p
c y xu ng m t bit.
43

44. LDN
n
N p giá tr logic ngh ch o c a i m n ch d n trong l nh vào bit
u tiên c a ng n x p. Các giá tr trong ng n x p
c y xu ng
m t bit.
LDW<=n1, n2 Bit u tiên trong ng n x p nh n giá tr logic 1 n u n i dung hai t
n1 và n2 tho mãn n1 £n2.
LDW = n1, n2 Bit u tiên trong ng n x p nh n giá tr logic 1 n u n i dung hai t
n1 và n2 tho mãn n1 = n2.
LDW>=n1, n2 Bit u tiên trong ng n x p nh n giá tr logic 1 n u n i dung hai t
n1 và n2 tho mãn n1 ³ n2.
LPP
Kéo n i dung ng n x p lên m t bit. Giá tr m i c a bit trên là giá tr
c c a bit d i,
sâu ng n x p gi m i m t bit (giá tr c a bit u
tiên b y ra kh i ng n x p - xoá).
LRD
Sao chép giá tr c a bit th hai vào bit u tiên c a ng n x p. Các giá
tr còn l i t bit th hai tr i
c gi nguyên v trí.
MEND
K t thúc ph n ch
NOT
ng trình chính trong m t vòng quét.
o giá tr logic c a bit
u tiên ng n x p.
O
n
Th c hi n toán t ho c (OR) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic c a i m n ch d n trong l nh. K t qu
c ghi
l i vào bit u tiên c a ng n x p.
OI
n
Th c hi n t c th i toán t ho c (OR) gi a giá tr logic c a bit u
tiên ng n x p v i giá tr logic c a i m n ch d n trong l nh. K t qu
c ghi l i vào bit u tiên c a ng n x p.
OLD
ON
Th c hi n toán t ho c (OR) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic c a bit th hai ng n x p. K t qu
c ghi l i
vào bit u tiên c a ng n x p. Các giá tr còn l i trong ng n x p
c
kéo lên m t bit.
n
Th c hi n toán t ho c (OR) gi a giá tr logic c a bit u tiên ng n
x p v i giá tr logic ngh ch o c a i m n ch d n trong l nh. K t
qu
c ghi l i vào bit u tiên c a ng n x p.
RET
L nh thoát kh i ch
chính ã g i nó.
ng trình con và tr
RETI
L nh thoát kh i ch ng trình x lý ng t (interrupt) và tr
v ch ng trình chính.
44
i u khi n v ch
ng trình
i u khi n

45. 4.2.3. Cú pháp h l nh c a S7-200
M c dù S7-200 có m t kh i l ng l n các l nh
Boolean song ch có m t vài các ki u l nh khác nhau
th c hi n các thu t toán c a
is
4.2.3.1- L nh vào/ra
* Load (LD) và Load Not (LDN)
L nh LD n p giá tr logic c a m t ti p i m vào bit u tiên c a ng n x p (hình 4.3),
các giá tr c còn l i trong ng n x p b y lùi xu ng m t bit.
L nh LDN n p giá tr logic ngh ch o c a m t ti p i m vào trong bit u tiên c a
ng n x p (hình 4.4), các giá tr c còn l i trong ng n x p b
y lùi xu ng m t bit.
m
c0
c1
c2
c3
c4
c5
c6
c7
c0
c1
c2
c3
c4
c5
c6
c7
c8
b
~m
c0
c1
c2
c3
c4
c5
c6
c7
c0
c1
c2
c3
c4
c5
c6
c7
c8
b
y ra kh i ng n x p
Hình 4.3. Tr ng thái ng n x p tr
và sau khi th c hi n l nh LD
y ra kh i ng n x p
Hình 4.4. Tr ng thái ng n x p tr c và
sau khi th c hi n l nh LDN
c
Các d ng khác nhau c a l nh LD, LDN cho LAD
LAD
n
n
Mô t
Toán h ng
Ti p i m th ng m
c óng n u n = 1
s
n: I, Q, M, SM, T, C, V
(bit)
Ti p i m th ng óng s
cm n un=1
Các d ng khác nhau c a l nh LD, LDN cho STL
L nh
Mô t
Toán h ng
LD
n
Ti p i m th ng m
c óng n u n = 1
LDN
n
Ti p i m th ng óng s
cm n un=1
45
s
n: I, Q, M, SM, T, C, V
(bit)

46. * OUTPUT (=) : L nh sao chép n i dung c a bit u tiên trong ng n x p vào bit ( i m)
c ch d n trong l nh. N i dung c a ng n x p không b thay i.
Mô t l nh = b ng LAD nh sau:
LAD
Mô t
Toán h ng
Cu n dây u ra
tr ng n: I, Q, M, SM, T, C, V
thái kích thích, có dòng (bit)
i u khi n i qua n u n = 1
Mô t l nh = b ng STL nh sau:
L nh
=
Mô t
n
Toán h ng
Cu n dây u ra tr ng thái kích thích, n: I, Q, M, SM, T, C, V
có dòng i u khi n i qua n u n = 1
(bit)
4.3.3.2. L nh ghi / xoá giá tr cho ti p i m
SET (S) / RESET (R)
ây là các l nh dùng
óng các i m (ti p i m) ã
c thi t k . Trong LAD, logic
i u khi n dòng i n óng ho c ng t các cu n dây u ra. Khi dòng i u khi n n các
cu n dây thì các cu n dây óng ho c m các ti p i m (ho c m t dãy các ti p i m).
Trong STL, thì ây là l nh truy n tr ng thái bit u tiên c a ng n x p n các i m
thi t k . N u bit này b ng 1, các l nh S và R s óng ng t m t ti p i m ho c m t dãy ti p
i m (gi i h n t 1-255). N i dung c a ng n x p không b thay i.
Mô t l nh S và R b ng LAD nh sau:
LAD
Mô t
S _BIT
Toán h ng
n
óng m t m ng g m n các ti p i m S_BIT: I, Q, M,
k t S_BIT
SM, T, C, V (bit)
n
Ng t m t m ng g m n các ti p i m n: IB, QB, MB,
k t S_BIT. N u S_BIT l i ch vào SMB, VB (byte)
Timer ho c Counter thì l nh s xoá
bit u ra c a Timer/Counter ó.
S
S_BIT
R
Mô t l nh S và R b ng STL nh sau:
L nh
Mô t
S
t giá tr logic 1 cho m t m ng S_BIT: I, Q, M, SM, T,
g m n bit k t
a ch S_BIT.
C, V (bit)
S_BIT, n
Toán h ng
46

47. R
S_BIT, n
Xoá m t m ng g m n bit k t
a n: IB, QB, MB, SMB,
ch S_BIT. N u S_BIT l i ch vào VB
Timer ho c Counter thì l nh s xoá (byte)
bit u ra c a Timer/Counter ó.
Ví d : Mô t vi c th c hi n l nh S và R trong LAD và STL:
LAD
I0.0
STL
Q2.
0
LD
=
4.23.3- Các l nh logic
Q2.0
S
Q2.1,
1
R
Q2.2,
1
R
Q2.1
S
1
Q2.2
R
1
Q1.0
R
3
I0.0
Q1.0,
3
i s Boolean
Các l nh ti p i m i s Boolean cho phép t o l p
c các m ch logic (không có
nh ). Trong LAD các l nh này
c bi u di n thông qua c u trúc m ch (m c n i ti p hay
song song các ti p i m th ng óng và th ng m ) Trong STL các l nh
c vi t t t nh
sau A (AND), O (OR), AN (AND NOT), ON (OR NOT). Giá tr ng n x p thay i ph
thu c vào t ng l nh.
L nh
A
n
O
n
AN n
ON n
Mô t
Toán h ng
L nh th c hi n toán t Ù (AND) và Ú (OR) gi a giá tr n: I, Q, M,
logic c a ti p i m n và giá tr bit u tiên c a ng n (bit) SM,
x p. K t qu l i
c ghi vào bit u tiên c a ng n x p T, C, V
L nh th c hi n toán t Ù (AND) và Ú (OR) gi a giá tr
logic ngh ch o c a ti p i m n và giá tr bit u tiên
c a ng n x p. K t qu l i
c ghi vào bit u tiên c a
ng n x p
Ngoài nh ng l nh làm vi c tr c ti p v i ti p i m, S7-200 còn có 5 l nh c bi t bi u
di n các phép tính i s Boolean cho các bit trong ng n x p,
c g i là các l nh stack
logic. ó là các l nh ALD (And load), OLD (Or load), LPS (Logic push), LRD (Logic
read), LPP (Logic pop). L nh stack logic
c dùng t h p, sao ch p ho c xoá các m nh
logic. B ng sau tóm t t các l nh stack logic trong STL:
47

48. L nh
ALD
OLD
Mô t
Toán h ng
L nh t h p giá tri logic c a bit u tiên và bit th hai c a Không có
ng n x p b ng phép tính Ù (AND). K t qu
c ghi l i vào
bít u tiên c a ng n x p, giá tr còn l i c a ng n x p
c
kéo lên m t bit.
L nh t h p giá tri logic c a bit u tiên và bit th hai c a Không có
ng n x p b ng phép tính Ú (OR). K t qu
c ghi l i vào
bít u tiên c a ng n x p, giá tr còn l i c a ng n x p
c
kéo lên m t bit.
LPS
L nh Logic Push th c hi n sao ch p giá tr logic c a bit u Không có
tiên ng n x p vào bit th hai. Giá tr còn l i trong ng n x p
b
y xu ng 1 bit. Bit cu i cùng b
y ra kh i ng n x p.
LRD
L nh th c hi n sao ch p giá tr logic c a bit th hai ng n x p Không có
vào bit u tiên. Giá tr còn l i trong ng n x p
c gi
nguyên v trí.
LPP
L nh kéo ng n x p lên 1 bit. Giá tr c a bit sau
c chuy n Không có
cho bit tr c. Giá tr c c a bit u tiên b y ra ngoài.
A và O: Tác
ng c a l nh A và O vào ng n x p:
L nh A
Tr
c
L nh O
Sau
c0
m
c1
Tr
m = c0 Ù n
c
Sau
c0
m
c1
c1
c1
c2
c2
c2
c2
c3
c3
c3
c3
c4
c4
c4
c4
c5
c5
c5
c5
c6
c6
c6
c6
c7
c7
c7
c7
c8
c8
c8
m = c0 Ú n
c8
Hình 4.5. Tr ng thái ng n x p tr
Mô t l nh A và O d ng LAD và STL:
48
c và sau khi th c hi n l nh A và O

49. LAD
STL
Q1.
I0.2
I1.1
LD
A
=
I0.1
I0.2
Q1.0
Q1.
I0.1
LD
O
=
I1.1
I1.2
Q1.1
I1.2
ALD và OLD: Tác
L nh ALD
Tr c
c0
c1
c2
c3
c4
c5
c6
c7
c8
ng c a l nh ALD và OLD vào ng n x p:
L nh OLD
Tr c
c0
c1
c2
c3
c4
c5
c6
c7
c8
m = c0 Ù c1
m
c2
c3
c4
c5
c6
c7
c8
Hình 4.6. Tr ng thái ng n x p tr
Ví d : Mô t l nh OLD
m
c2
c3
c4
c5
c6
c7
c8
m = c0 Ú c1
c và sau khi th c hi n l nh ALD và OLD
d ng LAD và STL:
LAD
I0.1
I0.2
Ng n x p
c0
c1
c2
c3
c4
c5
c6
c7
c8
STL
LD
LD
A
OLD
=
Q1.
4
I0.3
LD I0.1
I0.1
c0
c1
c2
c3
c4
c5
c6
c7
Hình 4.7. Tr ng thái ng n x p tr
LD I0.2
I0.2
I0.1
c0
c1
c2
c3
c4
c5
c6
I0.1
I0.2
I0.3
Q1.4
A I0.3
m = I0.2ÙI0.3
OLD
m1=
I0.1
c0
c1
c2
c3
c4
c5
c6
c và sau khi th c hi n các l nh
49
mÚI0.1
c0
c1
c2
c3
c4
c5
c6
b ng trên

50. LPS, LRD, LPP
Các l nh này th c hi n sao chép, thay
ng n x p và
c mô t nh sau:
Tr
L nh LPS
c
Sau
Tr
i n i dung bit
L nh LRD
c
Sau
u tiên ho c bit th hai c a
Tr
L nh LPP
c
Sau
c0
c0
c0
c1
c0
c1
c1
c0
c1
c1
c1
c2
c2
c1
c2
c2
c2
c3
c3
c2
c3
c3
c3
c4
c4
c3
c4
c4
c4
c5
c5
c4
c5
c5
c5
c6
c6
c5
c6
c6
c6
c7
c7
c6
c7
c7
c7
c8
c8
c7
c8
c8
c8
Hình 4.8. Tr ng thái ng n x p tr
Ví d : Các l nh Logic stack
c và sau khi th c hi n l nh các l nh LPS, LRD,
LPP
d ng LAD và STL:
LAD
I0.0
STL
Q1.
0
I0.1
I0.2
I0.3
50
LD
LD
LD
A
OLD
ALD
=
I0.0
I0.1
I0.2
I0.3
Q1.0

51. I0.1
I0.0
Q2.
Q2.0
I0.2
Q2.
Q2.3
I0.3
Q2.
I0.4
LD
LPS
LD
O
ALD
=
LRD
LD
O
ALD
=
LPP
LD
ON
ALD
=
I0.0
I0.1
Q2.0
Q2.0
I0.2
Q2.3
Q2.3
I0.3
I0.4
Q2.4
4.2.3.4. Các l nh so sánh và di chuy n n i dung ô nh :
STL
Mô t
LDW>= n1
n2
AW>=
n1
n2
OW>=
n1
n2
MOVW IN
Toán h ng
L nh th c hi n phép tính logic Load, n1, n2 (t ): VW, T, C,
And ho c Or gi a giá tr 1 v i n i IW, QW, MW, SMW..
dung c a nh ng n x p khi n i dung
2 t n1, n2 tho mãn n1 ³ n2.
OUT L nh sao chép n i dung t
sang t
n OUT.
n IN IN, OUT (t
n):
VW, T, C, IW, QW
4.2.3.5. Các l nh làm vi c v i Timer:
Timer là b t o th i gian tr gi a tín hi u vào và tín hi u ra nên trong i u khi n
th ng
c g i là khâu tr . N u ký hi u tín hi u (logic) vào là x(t) và th i gian tr là t thì
tín hi u u ra c a Timer là x(t-t). Trong S7-200 có hai lo i Timer khác nhau:
-
Timer t o th i gian tr không có nh (On-Delay Timer), ký hi u là TON.
-
Timer t o th i gian tr có nh (Retentive On-Delay Timer), ký hi u là TONR.
Hai Timer này phân bi t nhau b i ph n ng c a chúng i v i tín hi u vào. C hai lo i
u b t u t o th i gian tr t th i i m có s n lên c a tín hi u vào. Nh ng TON s t
Reset khi u vào có m c logic 0, còn TONR thì không t Reset khi m t tín hi u vào. TON
51

52. c dùng t o th i gian tr trong m t kho ng th i gian, còn v i TONR th i gian tr
t o ra trong nhi u kho ng khác nhau. Trong ph n này ta ch nghiên c u lo i Timer TON.
L nh
TON
phân gi i Giá tr c c
i CPU 212
c
CPU 214
1 ms
32,767 s
T32
10 ms
327,67 s
T33 ¸ T36 T33 ¸ T36, T97 ¸ T100
100 ms
3276,7 s
T37 ¸ T63 T37 ¸ T63, T101 ¸ T127
32,767 s
T0
T0, T64
10 ms
327,67 s
T1 ¸ T4
T1 ¸ T4, T65 ¸ T68
100 ms
3276,7 s
T5 ¸ T31
T5 ¸ T31, T69 ¸ T95
TONR 1 ms
T32, T96
Cú pháp khai báo Timer trong LAD và STL nh sau:
LAD
Txx
IN TON
PT
STL
TON
+n
Mô t
Toán h ng
Khai báo Timer s hi u xx ki u
t o th i gian tr tính t
Txx, TON
khi u vào IN
c kích (có
m c 1). N u nh giá tr
mt c
th i l n h n ho c b ng giá tr
t tr c PT thì T-bit có giá tr
logic b ng 1. Có th Reset
Timer ki u TON b ng l nh R
ho c b ng giá tr logic 0
u
vào IN.
Txx(word):
CPU
32¸63
212:
CPU
32¸63
214:
và
96¸127
PT(word):
VW,T,C,IW,...
n = 1¸32767
(s nguyên)
Th i gian tr T = PT ´
phân gi i, ví d v i T33 có
PT=100 thì th i gian tr T = 10 ´ 100 = 1000 ms = 1 s.
phân gi i là 10 ms và
Sau ây là m t ví d v s d ng Timer ki u TON:
LAD
STL
I0.0
T33
IN TON
+100
T33
PT
Q0.
0
Network 1
LD
I0.0
TON
T33,
Network 2
T33
LD
=
52
Q0.0
+100

53. Gi n
th i gian t
ng ng:
I0.0
PT = 100
T33 (word)
T33 (bit)
và Q0.0
T
T
Reset do m t tín hi u vào
Hình 4.9
4.2.3.6. Các l nh làm vi c v i Counter:
Counter là b
m th c hi n ch c n ng m s n lên c a xung. S7-200 có hai lo i b
m: b
m ti n (CTU) và b
m ti n/lùi (CTUD).
B
m ti n m s s n lên c a xung vào, t c là m s l n thay i tr ng thái logic
t 0 lên 1 c a tín hi u. S s n xung m
c,
c ghi vào thanh ghi 2 byte c a b
m,
g i là thanh ghi C-word.
N i dung c a C-word,
c g i là giá tr t c th i c a b
m, luôn
c so sánh v i
giá tr t tr c c a b
m ký hi u là PV. Khi giá tr m t c th i b ng ho c l n h n giá tr
t tr c thì b
m báo ra ngoài b ng cách t giá tr logic 1 vào bit c bi t c a nó,
c
g i là C-bit. Tr ng h p giá tr m còn nh h n giá tr t tr c thì C-bit có giá tr logic 0.
Khác v i các Timer, các Counter u có chân n i v i tín hi u i u khi n xoá
th c
hi n t l i ch
kh i phát ban u (reset) cho b
m,
c ký hi u b ng ch cái R trong
LAD, hay
c qui nh là tr ng thái bit u tiên c a ng n x p trong STL. B
m
c
reset khi tín hi u xoá này có m c 1 ho c khi l nh R (reset)
c th c hi n v i C-bit. Khi b
m reset thì c C-word và C-bit u nh n giá tr 0.
B
m ti n/lùi CTUD th c hi n m ti n khi g p s n lên c a xung vào c ng m
ti n, ký hi u là CU trong LAD ho c bit th 3 ng n x p trong STL, và m lùi khi g p s n
lên c a xung vào c ng m lùi, ký hi u là CD trong LAD ho c bit th 2 ng n x p trong
STL.Vi c xoá b
m CTUD c ng có hai cách t ng t nh b
m CTU.
Cú pháp khai báo Counter trong LAD và STL nh sau:
53

54. LAD
STL
Cxx
CU CT
U
R
PV
CD
Toán h ng
Khai báo b
m ti n theo s n
CTU Cxx, +n lên c a tín hi u vào c ng CU s
hi u xx ki u CTU. Khi giá tr
m t c th i C-word c a Cxx
l n h n ho c b ng giá tr
t
tr c PV, C-bit (Cxx) có giá tr
logic b ng 1. B
m
c reset
khi u vào R có giá tr logic 1.
B
m ng ng m khi C-word
Cxx t giá tr c c i 32767
Cxx( word ):
Khai báo b
m ti n/lùi, m
Cxx, ti n theo s n lên c a tín hi u
n CU và m lùi theo s n lên
c a tín hi u n CD. Khi giá tr
t c th i C-word c a Cxx l n
h n ho c b ng giá tr
t tr c
PV, C-bit (Cxx) có giá tr logic
b ng 1. B
m
c reset khi
u vào R có giá tr logic 1. B
m ng ng m ti n khi C-word
Cxx t giá tr c c i 32767 và
ng ng m lùi khi C-word Cxx
t giá tr c c ti u là -32767.
Cxx( word ):
Cxx
CU CTUD
Mô t
CTUD
+n
R
PV
CPU 212 : 0¸47
CPU 214 : 0¸47
và
80¸127
PV( word ):
VW,T,C,IW,...
n = 1¸32767
(s nguyên)
CPU 212: 48¸63
CPU 214: 48¸79
PV( word ):
VW,T,C,IW,...
n = 1¸32767
(s nguyên)
Ký hi u Cxx c a b
m ng th i c ng là a ch hình th c c a C-word và c a C-bit. M c
dù cùng a ch hình th c, song C-word và C-bit v n
c phân bi t v i nhau nh ki u l nh
s d ng làm vi c v i ki u t hay ki u ti p i m (bit). Ví d :
LD
C48
// L nh làm vi c v i C-bit c a b
LDW>=
C48
// L nh làm vi c v i C-word c a b
m C48.
m C48.
Sau ây là m t ví d v vi c s d ng Counter lo i CTUD trong LAD và trong STL:
54

55. LAD
STL
CD
I0.1
R
I0.2
I0.1
LD
I0.2
I0.3
LD
CU CTUD
Network
1
LD
C48
I0.3
C48,
+4
CTUD
+4 PV
Q1.0
C48
Network
2
C48
Q1.0
LD
=
Gi n
th i gian t
ng ng:
CU = I0.3
CD = I0.2
R = I0.1
C48 (word)
1
2
3
4
C48 (bit)
Hình 4.10
55
3
4
0
1

56. 4.3. M t s ví d
4.3.1- Ch
ng d ng S7-200
ng trình i u khi n èn
Qui
ng
nh các ti p i m i u khi n èn tr c chính:
-
Xanh: Q0.0 v i th i gian 10 s
-
Vàng: Q0.1 v i th i gian 1 s
Qui
:
Q0.2 v i th i gian 7 s
nh các ti p i m i u khi n èn tr c ph :
-
Xanh: Q0.5 v i th i gian 7 s
-
Hình 4-11
Vàng: Q0.6 v i th i gian 1 s
-
:
Q0.7 v i th i gian 10 s
Yêu c u c a bài toán là kh ng ch t
ng h th ng èn m t ngã t v i tr c chính và
ph : èn xanh tr c chính và èn
tr c ph cùng sáng trong 10 s, ti p sau èn vàng c hai
tr c
ng cùng sáng trong 1 s, ti p n a èn
tr c chính và èn xanh tr c ph cùng sáng
trong 7 s và ti p sau èn vàng c hai tr c
ng l i cùng sáng trong 1 s - k t thúc 1 chu k
và h th ng t
ng ho t ng l p l i.
l p ch ng trình kh ng ch chúng ta có nhi u
cách khác nhau. Sau ây chúng ta s ti n hành l p trình theo m t cách:
S d ng 3 Timer ki u TON là T37, T38, T39,T40
kh ng ch th i gian, ch ng trình d ng STL nh sau:
u có
NETWORK1
NETWORK6
LDN
I0.1
LD
M0.0
LD
I0.0
A
T38
O
M0.0
TON
T39 ,
M0.0
NETWORK7
phân gi i 100 ms
ALD
=
LD
M0.0
NETWORK2
A
T38
LD
M0.0
AN
T39
AN
T40
AN
Q0.0
TON
T37 ,
AN
Q0.1
=
Q0.2
+100
56
+70

57. NETWORK3
=
Q0.5
LD
M0.0
AN
T37
NETWORK8
AN
Q0.1
LD
M0.0
AN
Q0.2
A
T39
=
Q0.0
TON
T40 ,
=
Q0.7
NETWORK4
LD
M0.0
A
T37
TON
T38 ,
+10
NETWORK5
LD
M0.0
LD
T37
AN
T38
LD
T39
AN
T40
OLD
ALD
AN
Q0.0
AN
Q0.2
=
Q0.1
=
Q0.6
57
+10

58. Ch
ng trình vi t trong LAD
I0.1
M0.0
I0.0
M0.0
M0.0
T40
T37
IN TON
+100
M0.0
T37
M0.0
Q0.1
T37
T37
T38
Q0.0
Q0.7
Q0.1
T40
T38
T38
Q0.2
Q0.6
T39
IN TON
+70
M0.0
Q0.0
PT
T39
M0.0
Q0.2
T38
IN TON
+10
M0.0
PT
T39
PT
Q0.0
Q0.2
Q0.1
Q0.5
M0.0
T39
T40
IN TON
+10
Hình 4.12. S
PT
LAD c a bài toán èn
58
ng

59. 4.3.2. Ch
ng trình i u khi n máy tr n s n
Hình 4.13 là s
hai
ng ng
mu n.
m t bình tr n
t o các màu s n khác nhau. Trong s
cho th y có
a hai lo i s màu khác nhau làm c s cho vi c t o màu s n mong
B m Q0.0
B m Q0.1
Báo m c
cao I0.4
Báo m c
th p I0.5
Máy tr n Q0.2
B m Q0.5
Van Q0.4
Hình 4.13
kh ng ch các quá trình ta s d ng hai c m bi n
báo m c trong bình: C m
bi n m c cao (I0.4) và c m bi n m c th p (I0.5). Thi t b tr n
c i u khi n b i ng c
tr n (Q0.2). Hai b m dùng
b m hai lo i s n màu khác nhau vào bình tr n (Q0.0) và
(Q0.1). i u khi n m van (Q0.4). B m dùng tháo s n ph m ra kh i bình (Q0.5).
Quá trình làm vi c c a thi t b có th mô t : Khi n nút kh i ng (I0.0) thì h th ng
b t u làm vi c v i công vi c u tiên là b m hai lo i s n vào bình. Khi ã s n có trong
bình thì I0.5 có m c 0, nh ng ch a y bình thì I0.4 ang có m c 0. Khi l ng s n
( t
m c cao) thì I0.4 có m c 1, cho tín hi u kh i ng ng c tr n (Q0.2) và b Timer T37
dùng kh ng ch th i gian tr n. Khi t n th i gian ch nh nh c a T37 thì ng c tr n
s
c c t i n và óng i n m van (Q0.4) và b m tháo s n ph m ra (Q0.5). Khi toàn b
s n thành ph m
c l y h t kh i bình thì I0.5 có m c 1, cho tín hi u kh i ng b
m
ti n C30 và reset b timer T37 và h th ng l i ti p t c l p l i quá trình (chu k m i). Khi
t s chu k làm vi c c n thi t ( t tr c b ng C30) thì h th ng t
ng d ng. Trong quá
trình làm vi c có th d ng h th ng n u c n nh nút n d ng I0.1.
xóa giá tr b
m ta
s d ng nút n v i a ch là I0.7.
59

60. Ch
ng trình vi t trong STL nh sau:
NETWORK 1
NETWORK 5
LDN
I0.1
LD
M0.0
LD
I0.0
A
I0.0
O
M0.0
AN
T37
=
Q0.2
ALD
=
M0.0
NETWORK 2
NETWORK 6
LD
M0.0
LD
M0.0
AN
I0.4
A
T37
AN
C30
AN
I0.5
AN
T37
=
Q0.4
=
Q0.0
=
Q0.5
=
Q0.1
NETWORK 7
NETWORK 3
LD
M0.0
LD
M0.0
A
T37
A
I0.4
LD
I0.7
S
M0.1,
CTU
C30,
1
NETWORK 4
NETWORK 8
LD
M0.0
LD
T37
A
M0.1
A
I0.5
TON
T37,
R
M0.1,
+10
+100
60
1

61. Ch
ng trình vi t
d ng LAD nh sau :
I0.1
M0.0
I0.0
M0.0
M0.0
I0.4
C30
Q0.0
T37
Q0.1
M0.1
S
1
M0.0
I0.4
M0.0
M0.1
T37
IN TON
+100
M0.0
I0.4
T37
Q0.2
T37
M0.0
PT
I0.5
Q0.4
Q0.5
M0.0
T37
C30
CU CTU
I0.7
+10
T37
Hình 4.14. S
R
PV
M0.1
R
1
I0.5
LAD c a bài toán tr n s n
61

62. Ch
THI T B
ng 5
I U KHI N LOGIC KH
TRÌNH S7-300
5.1. Gi i thi u chung
Thi t b i u khi n logic kh trình (Programmable Logic Control), vi t t t thành
PLC, là lo i thi t b cho phép th c hi n linh ho t các thu t toán i u khi n s thông qua m t
ngôn ng l p trình, thay cho vi c ph i th hi n thu t toán ó b ng m ch s . Nh v y, v i
m t s ch ng trình i u khi n trong thi t b , PLC tr thành m t b i u khi n s nh g n,
d thay i thu t toán và c bi t d trao i thông tin v i môi tr ng xung quanh (v i các
PLC khác ho c v i máy tính). Toàn b ch ng trình i u khi n
c l u nh trong b nh
c a PLC d i d ng các kh i ch ng trình (kh i OB, FC ho c FB) và
c th c hi n l p
theo chu k c a vòng quét (scan).
có th th c hi n
c m t
B nh ch ng trình
ch ng trình i u khi n, t t nhiên PLC
ph i có tính n ng nh m t máy tính,
ngh a là ph i có m t b vi x lý (CPU),
Timer
Kh i VXL
m t h i u hành, b nh
l u ch ng
B
m
trung tâm
trình i u khi n, d li u và t t nhiên là
B
m
vào/ra
+
ph i có các c ng vào/ra giao ti p
c
H i u hành
Bit c
v i các i t ng i u khi n và
trao
i thông tin v i môi tr ng xung quanh
C ng vào/ra
[13]. Bên c nh ó, nh m ph c v bài
Bus c a PLC
onboard
toán i u khi n s , PLC còn c n ph i có
Qu n lý
thêm các kh i ch c n ng c bi t khác
ghép n i
C ng ng t và
nh b
m (Counter), b th i gian
m t c cao
(Timer),
và nh ng kh i hàm chuyên
d ng (hình 5.1).
Hình 5.1. Nguyên lý chung v c u trúc c a m t
b i u khi n logic kh trình (PLC)
5.2. Các modul c a PLC S7-300
Thông th ng,
t ng tính n ng m m d o trong ng d ng th c t mà
ó ph n l n
các i t ng i u khi n có s tín hi u u vào, u ra c ng nh ch ng lo i tín hi u vào/ra
khác nhau mà các b i u khi n PLC
c thi t k không b c ng hóa v c u hình. Chúng
c chia nh thành các module
c s d ng nhi u hay ít tùy theo t ng bài toán, song t i
thi u bao gi c ng ph i có m t module chính là module CPU. Các module còn l i là nh ng
module nh n/truy n tín hi u v i i t ng i u khi n, các module ch c n ng chuyên d ng
nh PID, i u khi n ng c
chúng
c g i chung là các module m r ng. T t c các
module
c gá trên nh ng thanh ray.
62

63. 5.2.1. Modul CPU
T ng t nh S7-200. Tuy nhiên trong h PLC S7-300 có nhi u lo i module khác
nhau và chúng th ng
c t tên theo b vi x lý có trong nó nh module CPU312,
module CPU314, module CPU315.
5.2.2. Module m r ng
Các module m r ng
c chia thành 5 lo i chính:
PS (Power Supply): module ngu n nuôi: có 3 lo i 2A, 5A, 10A.
SM (Signal module): module m r ng c ng tín hi u vào/ra bao g m:
DI (Digital Input): module m r ng các c ng vào s . S các c ng vào
s m r ng có th là 8, 16 ho c 32 tùy thu c vào t ng lo i module.
DO (Digital Output): module m r ng các c ng ra s . S các c ng ra
s m r ng có th là 8, 16 ho c 32 tùy thu c ra t ng lo i module.
DI/DO (Digital Input/Digital Output): module m r ng các c ng
vào/ra s . S các c ng vào/ra s m r ng có th là 8 vào/8 ra, 16
vào/16 ra tùy thu c ra t ng lo i module.
AI (Analog Input): module m r ng các c ng vào t ng t . AO
(Analog Output): module m r ng các c ng ra t ng t . V b n ch t
chúng chính là nh ng b chuy n i t ng t s 12 bit (AD). T c là
m i tín hi u t ng t
c chuy n thành 1 tín hi u s (nguyên) có
dài 12 bit. S các c ng ra t ng t có th là 2, 4 tùy t ng lo i module.
AI/AO: module m r ng các c ng vào/ra t ng t . S các c ng
vào/ra t ng t có th là 4 vào/2 ra ho c 4 vào/4 ra tùy t ng lo i
module.
IM (Interface module): module ghép n i. ây là lo i module chuyên d ng có
nhi m v n i t ng nhóm các module m r ng l i v i nhau thành m t kh i và
c qu n lý chung b i 1 module CPU..
FM (Function module): module có ch c n ng i u khi n riêng. Nh module
i u khi n ng c b c, module i u khi n ng c servo, module PID,
module i u khi n vòng kín
CP (Communication module): module ph c v truy n thông trong m ng gi a
các PLC v i nhau ho c gi a PLC v i máy tính.
63

64. 5.3. Ki u d li u và phân chia b nh
5.3.1- Ki u d li u:
M t ch
ng trình ng d ng trong S7-300 có th s d ng các ki u d li u sau:
BOOL: v i dung l
bi n hai tr .
ng m t bit có giá tr 0 ho c 1.
ây là ki u d li u cho
Byte: th ng
c dùng
bi u di n m t s nguyên d
0¸255 ho c là mã ASCII c a m t ký t .
Word: g m 2 byte
bi u di n m t s nguyên d
INT: c ng có dung l ng là 2 byte dùng
kho ng -32768 ¸32767.
DINT: g m 4 byte, dùng
2147483647
REAL: g m 4 byte, dùng
ng trong kho ng t
ng t 0 ¸ 65535.
bi u di n 1 s nguyên trong
bi u di n s
nguyên t
bi u di n m t s th c d u ph y
S5T (hay S5TIME): kho ng th i gian,
-2147483648 ¸
ng.
c tính theo gi /phút/giây/mili giây.
DATE: bi u di n giá tr th i gian tính theo n m/tháng/ngày
CHAR: bi u di n m t ho c nhi u ký t (nhi u nh t là 4 ký t )
5.3.2. C u trúc b nh c a CPU
B nh c a S7-300
Vùng ch
c chia thành 3 vùng chính:
ng trình ng d ng
Vùng nh ch
ng trình
c chia thành 3 mi n:
OB (Organisation block): mi n ch a ch
ng trình t ch c.
FC (Function): mi n ch a ch ng trình con
c t ch c thành hàm có bi n
hình th c trao i d li u v i ch ng trình ã g i nó.
FB (Function block): mi n ch a ch ng trình con,
có kh n ng trao i d li u v i b t c m t kh i ch
Vùng ch a tham s c a h
thành 7 mi n khác nhau:
i u hành và ch
I (Process image input): mi n b
Q (Process image output): mi n b
ng trình ng d ng:
m các d li u c a c ng vào s .
m các d li u c a c ng ra s .
M: mi n các bi n c .
T: mi n nh ph c v các b th i gian.
64
c t ch c thành hàm và
ng trình nào khác
c chia

65. C: mi n nh ph c v b
m.
PI: mi n
a ch c ng vào c a các module t
ng t .
PQ: mi n
a ch c ng ra c a các module t
ng t .
Vùng ch a các kh i d li u:
c chia thành 2 lo i:
DB (Data block): mi n ch a các d li u
c t ch c thành kh i. Kích th c
c ng nh s l ng kh i do ng i s d ng quy nh phù h p v i t ng bài toán
i u khi n.
L (Local data block): mi n d li u a ph ng,
c các kh i ch ng trình
OB, FC, FB t ch c và s d ng cho các bi n nháp t c th i và trao i d li u
c a bi n hình th c v i nh ng kh i ch ng trình ã g i nó.
5.4. Vòng quét ch
T
ng trình
ng t nh PLC S7-200.
N u s d ng các kh i ch ng trình c bi t có ch
ng t, ví d nh kh i OB40,
OB80, , ch ng trình c a các kh i ó s
c th c hi n trong vòng quét khi xu t hi n tín
hi u báo ng t cùng ch ng lo i. Các kh i ch ng trình này có th
c th c hi n t i m i
i m trong vòng quét ch không b gò ép là ph i trong giai o n th c hi n ch ng trình.
Ch ng h n n u m t tín hi u báo ng t xu t hi n khi PLC ang giai o n truy n thông và
ki m tra n i b , PLC s t m d ng công vi c truy n thông, ki m tra,
th c hi n kh i
ch ng trình t ng ng v i tín hi u báo ng t ó. V i hình th c x lý tín hi u ng t nh v y,
th i gian vòng quét s càng l n khi càng có nhi u tín hi u ng t xu t hi n trong vòng quét.
Do ó,
nâng cao tính th i gian cho ch ng trình i u khi n, tuy t i không nên vi t
ch ng trình x lý ng t quá dài ho c quá l m d ng vi c s d ng ch
ng t trong ch ng
trình i u khi n.
5.5. Nh ng kh i OB
c bi t
Trong khi kh i OB1
c th c hi n u n t ng vòng quét trong giai o n th c
hi n ch ng trình (giai o n 2) thì các kh i OB khác ch th c hi n khi xu t hi n tín hi u
báo ng t t ng ng, nói cách khác ch ng trình vi t cho các kh i OB này chính là ch ng
trình x lý tín hi u ng t (event). Chúng bao g m:
1. OB10 (Time of Day Interrupt): ch ng trình trong kh i OB10 s
c th c hi n khi
giá tr c a ng h th i gian th c n m trong m t kho ng th i gian ã
c quy nh.
OB10 có th
c g i m t l n, nhi u l n cách u nhau t ng phút, t ng gi , t ng
ngày, Vi c quy nh kho ng th i gian hay s l n g i OB10
c th c hi n nh
ch ng trình h th ng SFC28 ho c trong b ng tham s c a module CPU nh ph n
m m STEP 7.
65