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0100
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Cl
O3 O2 O1 O0
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Cl
clk
Cl
Salida 76 8 9 0 1 2 3 410

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clk
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D1
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D2
q3
D3
Salida
serie

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B2 B1B3
B2 B1 B0B3
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Lectura del bit B1
Primer ciclo de reloj
Lectura del bit B0B0
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B1
B3?
Tercer ciclo de clk
Lectura del bit B2
?? B3?
Cuarto ciclo de clk
Lectura del bit B2?
B2
B3
B0
Inicio? ? ? ?
B1
? ? ?B0
B2
? ?B1 B0
B2 ?B1 B0B3
B2 B1 B0B3
Despues del flanco
activo del primer ciclo
de clk
Despues del flanco
activo del segundo ciclo
de clk
Despues del flanco
activo del tercer ciclo de
clk
Despues del flanco
activo del cuarto ciclo de
clk

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O2
q0
D0
Entrada
serie
clk
q1
D1
q2
D2
q3
D3
Salida
paralelo
O3 O1 O0
clk
q3
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D3
A3
C.C.
q2
PrCl
D2
A2
C.C.
q1
PrCl
D1
A1
C.C.
q0
PrCl
D0
A0
C.C.
Salida
serie
Entrada
paralelo
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&
Load A3
Load
Cl Pr

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4+ 8 +
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O1
q0
D0
Entrada
paralelo
clk
q1
D1
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D2
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Salida
paralelo
O0 O2 O3

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