Suche senden
Hochladen
Si design guideforddr2-ddr3pcb_eng
โข
Als DOC, PDF herunterladen
โข
4 gefรคllt mir
โข
4,163 views
T
thiagukv
Folgen
Technologie
Unterhaltung & Humor
Melden
Teilen
Melden
Teilen
1 von 104
Jetzt herunterladen
Empfohlen
DIODOS ESPECIFICACIONES TECNICAS
DIODOS ESPECIFICACIONES TECNICAS
Josuecito Nomas
ย
Popriri
Popriri
Alex_apt
ย
Coorrection emd 2 iex 03
Coorrection emd 2 iex 03
Sahnoune Khaled
ย
Crosstalk
Crosstalk
Manikanta Gogula
ย
Directive Machines - Norme des systรจmes de contrรดle de sรฉcuritรฉ EN ISO 13849-1
Directive Machines - Norme des systรจmes de contrรดle de sรฉcuritรฉ EN ISO 13849-1
SMC Pneumatique
ย
Relatรณrio ensaios em transformadores
Relatรณrio ensaios em transformadores
Victor Said
ย
Chapter13 pcb design
Chapter13 pcb design
Vin Voro
ย
9355 tecnologia dos_semicondutores___componentes
9355 tecnologia dos_semicondutores___componentes
Mariana Canastra
ย
Empfohlen
DIODOS ESPECIFICACIONES TECNICAS
DIODOS ESPECIFICACIONES TECNICAS
Josuecito Nomas
ย
Popriri
Popriri
Alex_apt
ย
Coorrection emd 2 iex 03
Coorrection emd 2 iex 03
Sahnoune Khaled
ย
Crosstalk
Crosstalk
Manikanta Gogula
ย
Directive Machines - Norme des systรจmes de contrรดle de sรฉcuritรฉ EN ISO 13849-1
Directive Machines - Norme des systรจmes de contrรดle de sรฉcuritรฉ EN ISO 13849-1
SMC Pneumatique
ย
Relatรณrio ensaios em transformadores
Relatรณrio ensaios em transformadores
Victor Said
ย
Chapter13 pcb design
Chapter13 pcb design
Vin Voro
ย
9355 tecnologia dos_semicondutores___componentes
9355 tecnologia dos_semicondutores___componentes
Mariana Canastra
ย
Si design guideforddr2-ddr3pcb_eng1
Si design guideforddr2-ddr3pcb_eng1
thiagukv
ย
Si design guideforddr2-ddr3pcb_eng
Si design guideforddr2-ddr3pcb_eng
thiagukv
ย
RF Power Divider Design by Lee and Yang
RF Power Divider Design by Lee and Yang
Yong Heui Cho
ย
Optimizing the graphics_pipeline_
Optimizing the graphics_pipeline_
ozlael ozlael
ย
Tips and experience of DX12 Engine development .
Tips and experience of DX12 Engine development .
YEONG-CHEON YOU
ย
Cloud datacenter network architecture (2014)
Cloud datacenter network architecture (2014)
Gasida Seo
ย
Chapter2 ap group11
Chapter2 ap group11
Hyun Wong Choi
ย
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
์ง์ฐ ๊น
ย
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
taeseon ryu
ย
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
YEONG-CHEON YOU
ย
Introduction to DirectX 12 Programming , Ver 1.5
Introduction to DirectX 12 Programming , Ver 1.5
YEONG-CHEON YOU
ย
Ndc12 ์ด์ฐฝํฌ render_pipeline
Ndc12 ์ด์ฐฝํฌ render_pipeline
changehee lee
ย
Mazeํต์ ๊ต์ก i2c
Mazeํต์ ๊ต์ก i2c
geonhee kim
ย
Arduino ํน๊ฐ ๊ฐํ์ฑ
Arduino ํน๊ฐ ๊ฐํ์ฑ
Tae wook kang
ย
Client dispatcher server_pattern
Client dispatcher server_pattern
Heo Seungwook
ย
Thread programming
Thread programming
YoonJong Choi
ย
Implementing remote procedure calls rev2
Implementing remote procedure calls rev2
Sung-jae Park
ย
Remote-debugging-based-on-notrace32-20130619-1900
Remote-debugging-based-on-notrace32-20130619-1900
Samsung Electronics
ย
Spark sql
Spark sql
๋ํ ๊ฐ
ย
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
MinGeun Park
ย
Weitere รคhnliche Inhalte
รhnlich wie Si design guideforddr2-ddr3pcb_eng
Si design guideforddr2-ddr3pcb_eng1
Si design guideforddr2-ddr3pcb_eng1
thiagukv
ย
Si design guideforddr2-ddr3pcb_eng
Si design guideforddr2-ddr3pcb_eng
thiagukv
ย
RF Power Divider Design by Lee and Yang
RF Power Divider Design by Lee and Yang
Yong Heui Cho
ย
Optimizing the graphics_pipeline_
Optimizing the graphics_pipeline_
ozlael ozlael
ย
Tips and experience of DX12 Engine development .
Tips and experience of DX12 Engine development .
YEONG-CHEON YOU
ย
Cloud datacenter network architecture (2014)
Cloud datacenter network architecture (2014)
Gasida Seo
ย
Chapter2 ap group11
Chapter2 ap group11
Hyun Wong Choi
ย
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
์ง์ฐ ๊น
ย
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
taeseon ryu
ย
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
YEONG-CHEON YOU
ย
Introduction to DirectX 12 Programming , Ver 1.5
Introduction to DirectX 12 Programming , Ver 1.5
YEONG-CHEON YOU
ย
Ndc12 ์ด์ฐฝํฌ render_pipeline
Ndc12 ์ด์ฐฝํฌ render_pipeline
changehee lee
ย
Mazeํต์ ๊ต์ก i2c
Mazeํต์ ๊ต์ก i2c
geonhee kim
ย
Arduino ํน๊ฐ ๊ฐํ์ฑ
Arduino ํน๊ฐ ๊ฐํ์ฑ
Tae wook kang
ย
Client dispatcher server_pattern
Client dispatcher server_pattern
Heo Seungwook
ย
Thread programming
Thread programming
YoonJong Choi
ย
Implementing remote procedure calls rev2
Implementing remote procedure calls rev2
Sung-jae Park
ย
Remote-debugging-based-on-notrace32-20130619-1900
Remote-debugging-based-on-notrace32-20130619-1900
Samsung Electronics
ย
Spark sql
Spark sql
๋ํ ๊ฐ
ย
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
MinGeun Park
ย
รhnlich wie Si design guideforddr2-ddr3pcb_eng
(20)
Si design guideforddr2-ddr3pcb_eng1
Si design guideforddr2-ddr3pcb_eng1
ย
Si design guideforddr2-ddr3pcb_eng
Si design guideforddr2-ddr3pcb_eng
ย
RF Power Divider Design by Lee and Yang
RF Power Divider Design by Lee and Yang
ย
Optimizing the graphics_pipeline_
Optimizing the graphics_pipeline_
ย
Tips and experience of DX12 Engine development .
Tips and experience of DX12 Engine development .
ย
Cloud datacenter network architecture (2014)
Cloud datacenter network architecture (2014)
ย
Chapter2 ap group11
Chapter2 ap group11
ย
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
2013 mcu( แแ กแแ ตแแ ณแ แ ฉแแ ฅแซแแ ณแ แ ฉแฏแ แ ฅ ) แแ ฎแแ ฅแธแแ กแ แ ญ 3
ย
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
deep encoder, shallow decoder reevaluating non-autoregressive machine transl...
ย
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
CUDA๋ฅผ ๊ฒ์ ํ๋ก์ ํธ์ ์ ์ฉํ๊ธฐ
ย
Introduction to DirectX 12 Programming , Ver 1.5
Introduction to DirectX 12 Programming , Ver 1.5
ย
Ndc12 ์ด์ฐฝํฌ render_pipeline
Ndc12 ์ด์ฐฝํฌ render_pipeline
ย
Mazeํต์ ๊ต์ก i2c
Mazeํต์ ๊ต์ก i2c
ย
Arduino ํน๊ฐ ๊ฐํ์ฑ
Arduino ํน๊ฐ ๊ฐํ์ฑ
ย
Client dispatcher server_pattern
Client dispatcher server_pattern
ย
Thread programming
Thread programming
ย
Implementing remote procedure calls rev2
Implementing remote procedure calls rev2
ย
Remote-debugging-based-on-notrace32-20130619-1900
Remote-debugging-based-on-notrace32-20130619-1900
ย
Spark sql
Spark sql
ย
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
[๋ฐ๋ฏผ๊ทผ] 3 d๋ ๋๋ง ์ตํฐ๋ง์ด์ง_nv_perfhud
ย
Si design guideforddr2-ddr3pcb_eng
1.
www.ansoft.co.kr DDR2/3 PCB SOLUTION
2.
SI Design Guide
for DDR2/3 PCB๋ณธ ๊ต์ฌ๋ Ansoft์ SI/PI/EMI tool package์ธ APDS (Ansoft PCB Design Suite)๋ฅผ ์ด์ฉํ DDR2/3 PCB์ SI (Signal Integrity) ์ค๊ณ์ ๋ํด ์๊ฐํ๊ณ ์์ต๋๋ค. APDS๋ PCB EM ํด์์ ์ํ SIwave์ ํ๋กํด์์ ์ํ Nexxim์ผ๋ก ๊ตฌ์ฑ ๋์ด ์์ผ๋ฉฐ, PCB์ ๊ตฌ์กฐ์ ๋ฑ๊ฐํ๋ก์ ๊ธฐ๋ฐํ transient ํด์์ ํตํด ๊ฐ์ฅ ์ง๋ณด ์ ์ธ High Speed Digital SI ์ค๊ณ๋ฅผ ๊ตฌํํ๊ณ ์์ต๋๋ค. Nexxim ์๋ํ๋ Multi-Solver Transient ํด์๊ธฐ์ ๋ฐ Harmonic Balance/Linear ํด์ ๋ฑ์ ๋ชจ๋ ์ข ๋ฅ์ ํ๋กํด์ ์์ง์ ํ์ฌํ ๊ฐ์ฅ ์ง๋ณด์ ์ธ ํํ์ ํ๋กํด์ ํด์ ๋๋ค. ํนํ SSN๊ณผ PCB full layout์ ๊ณ ๋ คํ ๋ณตํฉํด์์ด ๊ฐ๋ฅํ ํ์กด ์ ์ผํ ํด๋ก์, ๊ณ ์ฃผํ/๊ณ ์์ ํธ์ SI ํด์์ ์ต ์ ํ๋์ด ์์ต๋๋ค. HFSS ์ ๊ณ ํ์ค์ 3์ฐจ์ ๊ณ ์ฃผํ ๊ตฌ์กฐํด์ ํด๋ก์, DDR2/3 ์ ๊ด๋ จ๋ ์ฃผ๋ณ ์ ๋ก ๋ฐ ์ปค๋ฅํฐ ๋ฑ์ coupling/field ๊ณ์ฐ๊ณผ ์ ๋ฐํ ๊ณ ์ ๋์ ๋ชจ๋ธ๋ง์ ์ ์ฉ๋ฉ๋๋ค. Q3D ํจํค์ง / ์ปค๋ฅํฐ/ ์ผ์ด๋ธ ๋ฑ์ ์์์ 3์ฐจ์ ๊ตฌ์กฐ์ ๋ํ RLGC ๋ฑ๊ฐํ๋ก๋ฅผ ๋ง๋ค์ด๋์ผ๋ก์จ, ๋ฌผ๋ฆฌ์ ๊ตฌ์กฐ๊ฐ ์ ๊ธฐ์ ์ ํธ์ ๋ฏธ์น๋ ์ํฅ์ ์ ํํ๊ฒ ๋ชจ๋ธ ๋งํ ์ ์์ต๋๋ค. TPA DDR2/3 BGA ํจํค์ง์ ๊ฐ์ ๊ณ ์ง์ ํจํค์ง์ parasitic RLC๋ฅผ ์ถ์ถํจ์ผ๋ก์จ ๊ณ ์์ ๋์งํธ ๋์์ ๋ํ ์ํฅ์ ํ๊ฐํ ์ ์์ต๋๋ค. 2 SIwave PCB์ layout data์ ๋ํ ์ ์์ฅํด์์ ํตํด ๊ณต์ง/ ๋ ธ์ด์ฆ ๋ถ์ ๋ฐ Near field/far field๋ฅผ ๊ณ์ฐํ๋ PCB ์ ์ฉ EM tool์ ๋๋ค. PCB์ ์ต์ ํ๋ ์๊ณ ๋ฆฌ์ฆ์ ์ด์ฉ ํ์ฌ ์ผ๋ฐ์ ์ธ EM tool์ ๋นํด ์์ญ ๋ฐฐ ์ด์ ๋น ๋ฅธ ์๋ ๋ฅผ ์๋ํ๋ฉฐ, ์ง๊ด์ ์ด๊ณ ์ฌ์ด UI๋ฅผ ํตํด ํจ์จ์ ์ธ PCB PI/EMI ๋ถ์์ ์ํํ ์ ์์ต๋๋ค. ๊ทธ์ ๋๋ถ์ด PCB ์ ๋ฌผ๋ฆฌ์ ๊ตฌ์กฐ์ ๋ํด SPICE ๋ฑ๊ฐํ๋ก๋ฅผ ์ถ์ถํจ์ผ๋ก์จ ์ ํํ SI ๋ถ์์ ๊ฐ๋ฅํ๊ฒ ํฉ๋๋ค.
3.
๊ณ ์์ DDR2/3 ๋ฉ๋ชจ๋ฆฌ, ์ด๋ป๊ฒ
ํด์ผ ์ ๋์ํ ๊น? Fail?? Pass!! Gbps๋ฅผ ๋๋๋๋ DDR2/3 ๋ฉ๋ชจ๋ฆฌ๋ ์ ์์์ง๋์ด๋ค์๊ฒ ์๋ก์ด ๋์ ์ ์๊ตฌํ๊ณ ์์ต๋๋ค. ๊ธฐ์กด์ PCB ์ค๊ณ๋ฐฉ๋ฒ์ผ๋ก๋ ์๋๋ฅผ ์ฌ๋ฆฌ๋๋ฐ ํ๊ณ์ ์ด ์กด์ฌํ๋ฉฐ, ๋ฌด์ธ๊ฐ ํ ์ฐจ์ ๋์ ์ค๊ณ ๋ฐฉ๋ฒ์ ๋์ ํด์ผ ํ๋ค๋ ๊ฒ์ ๋๋ผ๊ธฐ ์์ํฉ๋๋ค. ์ด๋ฌํ DDR2/3 ๋ฉ๋ชจ๋ฆฌ๋ฅผ ๊ณ ์์ผ๋ก ๋์์ํค๋ ค๋ฉด ๊ธฐ์กด์ ๋์งํธ ์ค๊ณ์๋ ๋ค๋ฅธ ๊ณ ์ฃผํ PCB ์ค๊ณ ๊ธฐ์ ์ด ํ์ํ๋ฉฐ, ๊ทธ์ ๋๋ถ์ด PCB pattern์ SI ๋ถ์์ ํตํ ์ ๊ตํ ์ ํธํ์ง ๊ฐ์ ๊ณผ ์ ์ด ์๋ฐ๋์ด์ผ ํฉ๋๋ค. 3
4.
SI Design Guide
for DDR2/3 PCB Contents Part 1: Introduction ๊ธฐ๋ณธ์ ์ธ DDR2/3 ๋ฉ๋ชจ๋ฆฌ์ ํน์ง๊ณผ ๊ตฌ์กฐ๋ฅผ ์์๋ณด๊ณ , DDR2/3๋ฅผ ํ์ฉํ PCB ์ค๊ณ ์ ๊ผญ ์์๋์ด์ผ ํ ๊ธฐ๋ณธ์ ์ธ ์ ๋ณด์ ์ฑ๋ฅ ๊ฒ์ฆ์ ์ํ Spec ๋ฐ ์ฉ์ด๋ค์ ์ค๋ช ํฉ๋๋ค. Part 2: DDR2/3 Design Guide ์ค์ ๋ก DDR2/3๋ฅผ ํ์ฉํ PCB๋ฅผ ์ค๊ณํ๋ ๊ณผ์ ์ ์ค๋ช ํ๋ฉฐ, DIMM์ ์ด์ฉํ ์ค๊ณ์ On-board ์ค๊ณ์ ๋ํด ์ฃผ์ํ ์ ๋ก๋ค์ ๋ฐฐ์น๋ฐฉ๋ฒ์ ๋ํด ์ค๋ช ํฉ๋๋ค. Part 3: DDR2/3 Simulation Guide APDS๋ฅผ ์ด์ฉํ์ฌ ์ค์ DDR2/3 PCB data pattern์ ๊ฒ์ฆํ๋ SI ๋ถ์์ ํ์ํ ๊ฐ์ข ์๋ฎฌ๋ ์ด์ ๊ณผ์ ์ ์ค๋ช ํ๊ณ , ๊ฒฐ๊ณผ๋ฅผ ๋ถ์ํ๋ ๋ฐฉ๋ฒ์ ์์๋ด ๋๋ค. Part 4: Automatic Verification DDR2/3 ์ ์ฉ ๋ถ์ Tool์ธ APDS Wizard๋ฅผ ์ด์ฉํ์ฌ ์๋ํ๋ DDR2/3 SI ๋ถ์๊ณผ์ ์ ๋ํด ์์๋ด ๋๋ค. 4
5.
1. Introduction 1-1. DDR2/3
High Speed Memory 1-2. DDR2/3 ์ค๊ณ์ ์ด๋ ค์ด ์ 1-3. DDR2/3 ์ ๊ธฐ๋ณธ ์ ๋ก ๊ตฌ์ฑ 1-4. ์ ํธ๋ถ์์ ๋จ์, Bytelane 1-5. DQS (Strobe) ์ ํธ์ ์ดํด 1-6. DDR2/3 ๋์์ฑ๋ฅ ํ๊ฐ ๋ฐฉ๋ฒ 1-7. Key Spec: Setup time & Hold time 1-8. Module & On-Board case 1-9. ์ ํํ Termination์ ์ค์์ฑ 1-10. ODT์ ํ์ฉ 5
6.
SI Design Guide
for DDR2/3 PCB 1-1. DDR2 High Speed Memory Dual Data Rate (DDR)๋ผ๋ ์ ๊ธฐ์ ๋ก ๋ฉ๋ชจ๋ฆฌ ์์ฅ์ ์ฃผ๋ํ๋ DDR ๋ฉ๋ชจ๋ฆฌ๋ ์ต๋ 400Mbps ์๋์ ๋น ๋ฅธ ๋ฉ๋ชจ๋ฆฌ ๋์ํ๊ฒฝ ์๋๋ฅผ ์ด์์ต๋๋ค. ์ด๋ฌํ DDR ๋ฉ๋ชจ๋ฆฌ๋ ๋ณด๋ค ๊ณ ์์ ํ๊ฒฝ์ ์ ํฉํ๋๋ก DDR2 ๋ก ์ ๊ทธ๋ ์ด๋ ๋์์ผ๋ฉฐ, ์๋์ ๋ฐ๋ผ DDR2 (~800Mbps), DDR3 (~1.6Gbps), DDR4 (~4Gbps)์ ๊ฐ์ด ๊ตฌ๋ถ๋๊ณ ์์ต๋๋ค. ๋์์๋ (bps) DDR2 DDR3 DDR4 400M, 533M, 667M, 800M 800M, 1066M, 1333M, 1.6G ~ 4G DDR2๋ ๊ธฐ๋ณธ์ ์ผ๋ก DDR3/4์ ๊ฐ์ ๊ตฌ์กฐ๋ฅผ ๊ฐ๊ณ ์์ผ๋ฉฐ, ๋์์๋๋ง ๋น ๋ฅธ ํํ์ ๋๋ค. ๊ณ ๋ก ๋ณธ ๊ต์ฌ์ ์ ์ง์นญํ๋ DDR2 ์ค๊ณ๋ฒ์ DDR3/DDR4์๋ ํจ๊ป ์ ์ฉ๋๋ ๋ด์ฉ์์ ์ฐธ๊ณ ํ์๊ธฐ ๋ฐ๋๋๋ค. DDR2๋ ๊ณผ๊ฑฐ์ DDR์ ๋นํด ๊ณ ์ํ๊ฒฝ์ ์ ํฉํ๋๋ก ์ฝ๊ฐ์ ๊ตฌ์กฐ๋ณํ๊ฐ ์๋๋ฐ DDR์์ DDR2๋ก ๋์ด์ค๋ฉด์ ์๊ธด ๊ฐ์ฅ ํฐ ๋ณํ๋ผ๋ฉด ๋ฐ์ดํฐ ํด๋ญ์ 0๊ณผ 1์ ํ๋ณํ๋ ๊ธฐ์ค์ด ๋๋ Strobe ์ ํธ๊ฐ Single line์์ Differential line์ผ๋ก ๋ณ๊ฒฝ๋์๋ค๋ ์ ์ ๋๋ค. (์ด ๋ถ๋ถ์ DQS ์ค๋ช ๋ถ๋ถ์์ ์์ธํ๊ฒ ๋ค๋ฃน๋๋ค) DDR2๋ฅผ ์ฌ์ฉํ๊ธฐ ์์ํ๋ฉด์๋ถํฐ, ์ค๊ณ์๋ ๋์ ํด๋ญ์ ์ ํํ๋๋ฐ ์์ด์ ์ ๋ก์ฌํญ์ด ๋์ด๋๊ธฐ ์์ํ๋๋ฐ ๋์ ๋์์๋๋ก ์ฌ์ฉํ๋ ค๋ฉด DDR2 ๋ฉ๋ชจ๋ฆฌ์ ์ฃผ๋ณํ๋ก ๋ฐ ๋ฐ์ดํฐ ์ ๋ก์ ์ ํํ ์ค๊ณ๊ฐ ๋ท๋ฐ์นจ๋์ด์ผ ํ๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ฆ ์ฌ์ฉ์๊ฐ ๊ทธ๋ฅ 800MHz๋ก ํด๋ญ์ ์ฌ๋ ค์ ๋์์ํจ๋ค๊ณ ๋ฐ์ดํฐ๊ฐ ์ ์ ์ก๋๋ ๊ฒ ์๋๋ผ, ์ค๊ณ๋ ๊ตฌ์กฐ์์ ๋ง์ง์ ์ผ๋ง๋ ๊ฐ์ง๋๋์ ๋ฐ๋ผ ์ฌ์ฉํ ์ ์๋ ๋์์๋์ ๋ฒ์๊ฐ ์ ํด์ง๊ฒ ๋ฉ๋๋ค. ์ด ๋๋ฌธ์ ๊ธฐ์กด์ ๋์งํธ ์ ์ํ๋ก ์์ง๋์ด๋ค์๊ฒ ์ด๋ ๊ฒ ๊ณ ์๋์ ์์ ๋ฐ์ํ๋ RF์ ์ธ ๋ฌธ์ ๋ค์ ํด๊ฒฐ์ด ๋งค์ฐ ์ด๋ ต๊ฒ ๋๊ปด์ง๊ฒ ๋ฉ๋๋ค. ๋ฐ๋๋ก, ๊ณ ์๋์/๊ณ ์ฃผํ์ ์ต์ํ ์๋ ๋ก๊ทธ ํน์ RF ์ค๊ณ์๋ค ์๊ฒ ์ด๋ฌํ ๋ฌธ์ ์ ๋ค์ด ์๋์ ์ผ๋ก ์ต์ํ์ง๋ง, ๋์งํธ์ ์ธ ๊ธฐ๋ณธ ์ค๊ณ์ง์์ ๋ถ์กฑ์ผ๋ก ๋ถ์ ์ ํ ์ด๊ธฐ ์ค๊ณ๊ฐ ์ด๋ฃจ์ด์ง๋ ๊ฒฝ์ฐ๊ฐ ๋ฐ์ํ๊ฒ ๋ฉ๋๋ค. ๋ณธ ๊ต์ฌ๋ ๊ณ ์ ๋์ํ๋ DDR2/3 ๋ฉ๋ชจ๋ฆฌ ์ค๊ณ์ ์์ด์ ํ์ํ ๊ธฐ๋ณธ์ ์ธ ๋์งํธ/์ ์ํ๋ก ์ง์๊ณผ ๊ณ ์ฃผํ ์๋ ๋ก๊ทธ์ ์ง์์ ๋์์ ์ค๋ช ํจ์ผ๋ก์จ, ์ข ํฉ์ ์ธ DDR2/3 PCB ์ค๊ณ ๊ต์ฌ๋ก์์ ์ญํ ์ ํ๊ฒ ๋ ๊ฒ์ ๋๋ค. 6
7.
1-2. DDR2 PCB
์ค๊ณ์ ์ด๋ ค์ด ์ DDR2/3/4 ๋ฉ๋ชจ๋ฆฌ๋ 400M~4Gbps์ ์ด๋ฅด๋ ๋น ๋ฅธ ๋์์๋๋ก ์ธํด ๊ณ ์ฃผํ ํน์ฑ์ด ๊ฐํด์ง๊ฒ ๋ฉ๋๋ค. ์ด๋ ์์ ๋งํ๋ RF์ ์ธ ํ์๋ค์ด ๋๋ ทํด์ง๋ค๋ ๋ป์ด๊ณ , ํต์์ RF์์ 800MHz ์ ๋๋ฅผ ๊ธฐ์ค์ผ๋ก ๊ณ ์ฃผํํ์์ ์ ๋๊ฐ ๊ธ๊ฒฉํ ์ฌํด์ง๋ค๋ ์ ์์ ๋ดค์ ๋, DDR2๋ถํฐ๋ ๊ณ ์ฃผํ/๊ณ ์๋์์ ๊ฐ๋ ์ ๋ช ํํ ๊ฐ๊ณ ์ค๊ณ์ ์ํด์ผ ํ๋ค๋ ๋ป์ด ๋ฉ๋๋ค. ์ด๋ ๊ฒ RFํ์์ด ๋๋ ทํด์ง๋ค๋ ๊ฒ์, ์๋์ ๊ฐ์ ์ด์๋ค์ ๋ถ๊ฐ์ํค๊ธฐ ๋ฉ๋๋ค. ์ ๋ก๊ฐ์ ๊ฐ์ญ์ด ์ฌํด์ง๋ค. (Coupling Issue) ์ ์ ๋ ธ์ด์ฆ์ ๋ฏผ๊ฐํด์ง๋ค. (Power Integration Issue) ์ ํธ ํ์ง์ ๊ด๋ฆฌ๊ฐ ํ๋ค์ด์ง๋ค. (Signal Integration Issue) EMI์ ๋ฐฉ์ฌ๊ฐ ๋ง์์ง๊ณ ๋ณต์กํด์ง๋ค. (Spurious Emission Issue) ์ด๋ฌํ DDR2 ๋ฉ๋ชจ๋ฆฌ์ ๋์ ์ฑ๋ฅ์ ์ ๋ก์ PCB pattern์ ํฌ๊ฒ ์์กดํ๊ฒ ๋๋ฉฐ, PCB ์ค๊ณ ์์ฒด๊ฐ ํ๋์ ํ๋ก์ค๊ณ์ฒ๋ผ ๋ค๋ฃจ์ด์ ธ์ผ ํฉ๋๋ค. ์ฆ ์ฝ๊ฒ ๋งํด์ PCB ํจํด๊ณผ ํ๋ก ์์๋ค์ด ์ ์ ํ๊ฒ ์ค๊ณ/ ๋ฐฐ์น๋์ง ์์ผ๋ฉด ๊ณ ์์์ ๋ฐ์ดํฐ๊ฐ ๊นจ์ง๋ ๋ฌธ์ ๋ค์ ์ง๋ฉดํ๊ฒ ๋๋ค๋ ๋ป์ ๋๋ค. ์ด๊ฒ์ ํนํ 800Mbps ์ ๋์ด์๋ฉด์ ๋์ฑ ์ฌ๊ฐํ ๋ฌธ์ ๋ก ๋ํ๋๋ฉฐ ๊ณผ๊ฑฐ์ DDR ์ค๊ณํ๋ฏ์ด DDR2๋ฅผ ์ค๊ณํ๋ค ๋ณด๋ฉด ์ ์ ๋ fail์ด ์ฌํด์ง๋ ํ์์ ์ง๋ฉดํ๊ฒ ๋ฉ๋๋ค. ์ด๋ ๊ณ ์๋์์ ์ํ SI/PI ๊ฐ๋ ์ ์ต์์น ์์ ์์ง๋์ด๋ค์ ๊ฒ ๋งค์ฐ ๋ง์ฐํ ํด๊ฒฐ๊ณผ์ ์ฒ๋ผ ๋ณด์ด๊ฒ ๋์ด๋ฒ๋ฆฌ์ฃ . "๋๋์ฒด ๋ญ๊ฐ ๋ฌธ์ ์ผ!?" ์ด๋ฅผ ํด๊ฒฐํ๊ธฐ ์ํด์๋ PCB๋ฅผ ๊ตฌ์กฐ์ ์ผ๋ก ๋ถ์ํ๊ณ debuggingํ๋ ๊ฒ์ด ์ค์ํด์ง๋ฉฐ, ๋จ์ํ Trace ์ ํ์์ด๋ ๊ตฌ์กฐ๋ฟ๋ง ์๋๋ผ Power/GND Plane ๋ฐ ์ฃผ๋ณ ์ ๋ก์์ ๊ด๊ณ๊น์ง ๋ณต์กํ๊ฒ ๊ณ ๋ คํด์ผ ํ๋ ์ํฉ์ด ๋ฉ๋๋ค. ํ๋ง๋๋ก PCB artwork์ ๋ฌธ์ ๊ทธ๋๋ก "Art"์ฒ๋ผ ์ ๊ทธ๋ ค์ผ ํ๋ค๋ ๋ป์ด๊ธฐ๋ ํฉ๋๋ค. ์ด ๋๋ฌธ์ ๋จ์ํ Routing ๊ฐ๋ ์ PCB Pattern ์ค๊ณ๋ฅผ ๋ฐ์ด๋์ด, ๊ณ ์์ ๋์งํธ ์ ํธ ํ์ง์ ํ๊ฐํ ์ ์๋ PCB ์ค๊ณ ๋ฐฉ๋ฒ์ด ํ์ํฉ๋๋ค. ์ฆ ์ค๊ณ๋ PCB Pattern์์ ๊ณ ์์ DDR2 ์ ํธ๊ฐ ์ ์์ ์ผ๋ก ๋์ ํ ์ง๋ฅผ ๊ฒ์ฆํ ์ ์๋ Simulation ๊ธฐ์ ์ด ํ์ํด์ง๊ฒ ๋๋ ๊ฒ์ด์ง์. ๊ทธ์ ๋๋ถ์ด, DDR2 ๋ฉ๋ชจ๋ฆฌ์ ๋์์๋ฆฌ์ ๊ตฌ์กฐ๋ฅผ ์ ํํ ์ดํดํจ์ผ๋ก์จ, ๊ธฐ๋ณธ์ ์ถฉ์คํ ์ค๊ณ๋ฅผ ํตํด ๊ณ ์๋์์ ๋ฐ๋ฅธ ๋ฌธ์ ๋ฅผ ์ต์ํ ์ํค๋ ์์ง๋์ด์ ์งํ๊ฐ ํ์ํฉ๋๋ค. ๊ฒฐ๋ก ์? - ๊ณ ์ ๋์ํ๋ก์์ PCB pattern์ ํ๋์ ํ๋ก์ฒ๋ผ ์ ๊ตํ๊ฒ ์ค๊ณ๋์ด์ผ ํ๋ค. 7
8.
SI Design Guide
for DDR2/3 PCB 1-3. DDR2์ ์ ๋ก๊ตฌ์ฑ DDR2 ๋ฉ๋ชจ๋ฆฌ์ ๊ธฐ๋ณธ์ ์ธ ์ ๋ก ๊ตฌ์ฑ์ ์๋์ ๊ฐ์ต๋๋ค. ์ ๋ก๋ช Ctrl CMD Clock Address DM DQS DQ command line. RAS, CAS ์ญํ Control Signal: ODT, Buffer ๋ฑ์ ๊ฐ์ข ๋ ์ง์คํฐ๋ฅผ ์กฐ์ ๋์์๋์ ๊ธฐ์ค์ด ๋๋ digital clock์ ์ ๋ ฅ ๋ฐ์ดํฐ๋ฅผ ์ฝ๊ณ ์ฐ๋ ์ฃผ์ ์ ๋ณด๋ฅผ ์ก์์ . Data Mask Strobe signal. DQ ์ ํธ์ 1๊ณผ 0์ ํ๋ณํ๋ ๊ธฐ์ค์์ ์ ์ก์์ค ์ค์ ๋ก data๊ฐ ์ ์ก๋๋ ๋ฐ์ดํฐ ์ ์ก๋ก. ์์ ๊ทธ๋ฆผ์ DDR2 ๋ฉ๋ชจ๋ฆฌ ํ ๊ฐ์ ๋ํ ์ ๋ก ๊ตฌ์ฑ์ผ๋ก์, ๊ฐ ์ ๋ก ์ข ๋ฅ๋ณ๋ก ์ค๊ณ์ ๊ฒ์ฆ๋ฐฉ๋ฒ์ด ๋ฏธ๋ฌ ํ๊ฒ ์ฐจ์ด๊ฐ ์์ต๋๋ค. ๋ณธ ๊ต์ฌ์์๋ ๊ฐ ์ ๋ก๋ณ๋ก ์ค๊ณ์์ ์ฃผ์์ฌํญ๊ณผ ๋ช ๊ฐ์ง ์ ์ฉํ tip์ ์๊ฐํ๊ฒ ๋ ๊ฒ์ด๋ฉฐ, ํ๋ฐ๋ถ์์๋ ๋ฐ์ดํฐ ์ ์ก์ ๋ก์ SI ๋ถ์๋ฒ์ ๋ํด ์ง์ค์ ์ผ๋ก ์์๋ณด๊ฒ ๋ ๊ฒ์ ๋๋ค. 8
9.
1-4. ์ ํธ๋ถ์์ ๋จ์,
Bytelane ๋ฉ๋ชจ๋ฆฌ์์ ํ๋์ ๋ฐ์ดํฐ ๋ฌถ์ ๋จ์๋ฅผ Bytelane๋ผ๊ณ ๋ถ๋ฅด๋๋ฐ, ์๋์ ๊ฐ์ด ํฌ๊ฒ DM, DQS, DQ ๋ผ์ธ ๋ค๋ก ๊ตฌ์ฑ๋ฉ๋๋ค. DDR2๊ฐ ์ ์ ๋์ํ ๊ฒ์ธ์ง๋ฅผ ํ๋ณํ๋ ์ต์ข ๊ฒฐ๊ณผ๋ DQ (data)์์ ์ ๋ฌ๋์ด ์์ ๋ ์ ํธํํ์ด spec ์ ๋ง์กฑํ๋๊ฐ์ ๋ฌ๋ ค์์ต๋๋ค. ์ด์ฐจํผ ๋ฉ๋ชจ๋ฆฌ ๋ฒ์ค์ ๋ชฉํ๋ 1๊ณผ 0์ ํ๋ณํ ์ ์๋ ์ต์ํ์ ์ ํธ ์ ๋ฌ์ด๊ธฐ ๋๋ฌธ์ด์ง์. ๊ทธ๋์ ์ค์ ์ ํธ๋ถ์์ ํ์ํ ์ต์ข ํํ์ DQ ํํ์ด๋ฉฐ ์ด DQ ํํ์ด spec์ ๋ง์กฑํ๋์ง๋ฅผ ํ๋ณํด ์ฃผ๋ ๊ธฐ์ค ์ ํธ์ธ DQS์ ํํ๋ ํ์ํ๊ฒ ๋ฉ๋๋ค. ๊ฒฐ๊ณผ์ ์ผ๋ก DM์ ์ ์ธํ DQ, DQS์ ํํ์ ํตํด DDR2์ ์ ํธ๊ฐ ์ ๋๋ก ์ ๋ฌ๋๊ณ ์๋์ง๋ฅผ ํ๋ณํ ์ ์๊ฒ ๋ฉ๋๋ค. DQS๋ 2๊ฐ์ ์ ๋ก ์กฐํฉ์ผ๋ก ๊ตฌ์ฑ๋๋ differential ๊ตฌ์กฐ์ด๋ฉฐ 1 byte๋ฅผ ์ด๋ฃจ๊ธฐ ์ํด DQ๋ 8๊ฐ์ ๊ฐ๋ณ์ ์ธ single bit ์ ๋ก๋ก ๊ตฌ์ฑ๋ฉ๋๋ค. DQS ์ ๋ก์ ์ํด ์์ฑ๋ ๊ธฐ์ค์ ํธ๋ ๊ฐ์ Bytelane์ ๋ฌถ์ฌ ์๋ 8๊ฐ์ DQ ์ ํธ์ ๋์์ ์ ํ์ง ํ๊ฐ ๊ธฐ์ค์ด ๋๋ฏ๋ก ๊ฒฐ๊ณผ์ ์ผ๋ก DDR2/3์์์ SI ๋ถ์์ ํ๋์ Bytelane ๋จ์๋ก ํด์ํ๊ฒ ๋ฉ๋๋ค. 9
10.
SI Design Guide
for DDR2/3 PCB 1-5. DQS (Strobe) ์ ํธ๋? DQ (data) ์ ํธ์ ์ฑ๊ณต์ ์ธ ์ ์ก์ฌ๋ถ๋ฅผ ํ๋จํ๊ธฐ ์ํด์๋ DQS ์ ํธ๊ฐ ํ์ํ๋ฉฐ, spec์ ์ ์ฉํ๊ธฐ ์ํด์๋ DQS์ ๋ํ ์ ํํ ์ดํด๊ฐ ํ์ํฉ๋๋ค. ์์ ๊ทธ๋ฆผ์์ ๊ฐ์ด๋ฐ์ ๋นจ๊ฐ์์ผ๋ก ์ผ์ ํ ์์ด ํจํด์ ๊ทธ๋ฆฌ๋ ํํ์ด DQ ๋ฐ์ดํฐ ํํ์ธ๋ฐ ์ด DQ๋ฅผ ๊ฐ๋ก์ง๋ฅด๋ ๋ณด๋ผ์์ ๋ค๋ฅธ ํํ, DQS๊ฐ ์์์ ๋ณด์ค ์ ์์ต๋๋ค. DQS๋ DQ์ ํธ์ ๋์ผํ ์ฃผํ์์ 1/4 ์ฃผ๊ธฐ๋งํผ ์์์ด ๋ค๋ฅธ ์ ํธ๋ก์ DQS ์ ํธ๊ฐ ์ ์ ์ค์์ ์ค์์ ์ ์ง๋๋ ์๊ฐ์ DQ ์ ํธ์ 1๊ณผ 0์ ํ๋ณํ๊ฒ ๋ฉ๋๋ค. ์ฆ DDR2์ ๊ฒฝ์ฐ์์ ํํ์ ์ค์์ ์ด Vref ์ง์ ์ด ๋๋ฏ๋ก, DQS ์ ํธํํ์ด Vref๋ฅผ ์ง๋๋ ์๊ฐ DQ๊ฐ ํน์ threshold ์ ์๋ณด๋ค ๋์ผ๋ฉด High, ๋ฎ์ผ๋ฉด Low๋ก ํ์ ํ๊ฒ ๋๋ ๊ฒ์ด์ง์. ํ๋ง๋๋ก ๋ชจ๋ DQ bit ํ๋ณ์ ๊ธฐ์ค์ ํธ๊ฐ ๋๊ธฐ ๋๋ฌธ์ ๋งค์ฐ ์ ํํ ๋์์ด ํ์ํ reference์ ์ญํ ์ ํ๊ฒ ๋ฉ๋๋ค. ์ด ๋๋ฌธ์ DDR2๋ถํฐ๋ ๊ณ ์์์์ ๊ธฐ์ค์ ํธ๋ก์์ DQS์ ์ก์์ ์ต์ํํ๊ธฐ ์ํด differential line ์ผ๋ก DQS๋ฅผ ๊ตฌ์ฑํ๊ณ ์์ต๋๋ค. ๊ธฐ์กด์ DDR๊ณผ์ ํจํด ํธํ์ฑ์ ์ํด ์ผ๋ถ ํด๋ญ (400, 533)์ ๊ฒฝ์ฐ๋ Single line ๊ตฌ์ฑ๋ ํ์ฉํ๊ณ ์์ผ๋ ๊ธฐ๋ณธ์ ์ผ๋ก DQS๋ 2๊ฐ๋ฅ์ differential line ์ผ๋ก ์ค๊ณ๋์ด์ ธ์ผ ์ต๋ํ์ ์ค๊ณ ๋ง์ง์ ํ๋ณดํ ์ ์์ต๋๋ค. 10
11.
1-6. DDR2 ๋์์ฑ๋ฅ
ํ๊ฐ ๋ฐฉ๋ฒ ํ์ฌ์ PCB ํจํด๊ณผ ์์๊ตฌ์ฑ์์ DDR2 ๋ฉ๋ชจ๋ฆฌ์ ๋ฐ์ดํฐ๊ฐ ์ ์์ ์ผ๋ก ์ ์ก๋ ๊ฒ์ธ์ง๋ฅผ ํ๋ณํ๋ ๊ธฐ์ค์ ์ฌ๋ฌ ๊ฐ์ง๊ฐ ์์ง๋ง, ๋ชจ๋ ์กฐ๊ฑด๋ค์ ๋ง์กฑ์ํค๋ ์ต์ข ์งํ๋ ๋ฐ๋ก Setup margin๊ณผ Hold margin ์ด๋ผ ํ ์ ์์ต๋๋ค. ์์ ๊ทธ๋ฆผ์ ์ค์ DDR2 ๋ฐ์ดํฐ ํํ์ ๋ถ์ํ๋ Eye Diagram์ผ๋ก์, ์ฐ์ DQS๊ฐ Vref๋ฅผ ์ง๋๋ ์ง์ ์์ ์์ชฝ์ผ๋ก๋ Setup time, ๋ค์ชฝ์ผ๋ก๋ hold time ์ด๋ผ๋ spec์ด ์กด์ฌํฉ๋๋ค. Setup time์ ๋ฐ์ดํฐ ํํ์ high/low๋ฅผ ํ๋ณํ๋๋ฐ ํ์ํ ์ต์์๊ฐ์ ์๋ฏธํ๋ฉฐ, Hold time์ ํ๋ณ๋ ๊ฒฐ๊ณผ๊ฐ ์ ์ง ๋์ด์ผ ํ๋ ์ต์์๊ฐ์ ์๋ฏธํฉ๋๋ค. ์ด๋ฌํ Setup/Hold time spec์ ๋์์๋์ ์ ๋ก๊ตฌ์ฑ ๋ฐฉ๋ฒ์ ๋ฐ๋ผ JEDEC ๊ท๊ฒฉ ์ง์ ๊ฐ๊ฐ ์ ์ ๋์ด์ ธ ์์ผ๋ฉฐ, ๋ฐ์ดํฐ๊ฐ ์ค๋ฅ ์์ด ์ ์ก๋จ์ ๋ณด์ฅํ ์ ์๋ ๊ฐ์ฅ ์ค์ํ spec์ ๋๋ค. Eye diagram์ ์ถ๋ ฅํ๋ฉด ๋จผ์ Mask๋ฅผ ๊ทธ๋ ค์ผ ์ ์ก์ฑ๋ฅ์ ํ๋ณํ ์ ์๋๋ฐ Setup ์์ญ์์๋ V IHAC์ V ILAC, Hold ์์ญ์์๋ V IHDC์ V ILDC๋ผ๋ ์ ์์ ๊ธฐ์ค์ผ๋ก ํ๊ฒ ๋ฉ๋๋ค. ์ ๊ทธ๋ฆผ์ ์ฐธ์กฐ๋ก ๊ฐ ๋ค ์ง์ ์์น ๋ณ๋ก ๊ธฐ์ค ์ ์๊ณผ ํํ์ด ๋ง๋๋ ์ง์ ์ ์ฐ๊ฒฐํ์ฌ ์ฌ๊ฐํ์ ๊ทธ๋ฆฌ๋ฉด ๊ทธ๊ฒ์ด Mask๊ฐ ๋๊ณ , ์ฌ๊ธฐ์ Setup ์์ญ์ ๋ ๊ผญ์ง์ ์ ์ฐ๊ฒฐํ์ ๋ Vref์ ๋ง๋๋ ์ง์ ๊ณผ Setup time spec๊ณผ์ ์ฐจ์ด๊ฐ ๋ฐ๋ก ์ฌ์ ์๋ ์๊ฐ์์ญ, ์ฆ Setup margin์ด ๋๋ฉฐ Hold ์์ญ๋ ๊ฐ์ ๋ฐฉ์์ผ๋ก ๋จ๋ ์๊ฐ์ ๊ณ์ฐ ํ๋ฉด Hold margin์ด ๊ณ์ฐ๋ฉ๋๋ค. ๊ฒฐ๊ตญ ์ค๊ณ์๊ฐ ํ๋จํด์ผ ํ ์ผ์ ๋ฐ์ดํฐ ์ ๋ก์ Eye Diagram์ Mask๋ฅผ ๊ทธ๋ฆฐ ํ, Setup/Hold margin์ด ์ผ๋ง๋ ์กด์ฌํ๋๊ฐ๋ฅผ ํ๋จํ๋ ์ผ์ ๋๋ค. ๋ง์ฝ margin์ด ์ ํ ์๋ ๋ฐ์ดํฐ ์ ๋ก๋ผ๋ฉด gray zone ๋์์ด ๋์ด์ ๋ฐ์ดํฐ์ ์ค๋ฅ๊ฐ ๋ฐ์ํ ๊ฐ๋ฅ์ฑ์ด ๋๋ค๋ ์๋ฏธ๊ฐ ๋ฉ๋๋ค. 11
12.
SI Design Guide
for DDR2/3 PCB 1-7. Key Spec: Setup time & Hold time ์์์ ์ค๋ช ํ์๋ฏ์ด, DDR2 ์ฑ๋ฅ๋ถ์์ ์์ด์ ๊ฐ์ฅ ์ค์ํ spec์ Setup time๊ณผ Hold time์ ๋๋ค. ๊ทธ์ ๋๋ถ์ด Mask๋ฅผ ๊ทธ๋ฆด ๋ ๊ธฐ์ค์ด ๋๋ AC์ DC Threshold Voltage ๋ ์์์ผ ํฉ๋๋ค. ์ด ๊ฐ๋ค์ JEDEC ํ์ค๋ฌธ์์ ์ ์๋์ด ์์ผ๋ฉฐ, DDR2/3 ๋ฉ๋ชจ๋ฆฌ ์ข ๋ฅ์ ์ ์ก์๋, DQS ๊ตฌ์ฑ๋ฐฉ์ ๋ฑ์ ๋ฐ๋ผ ๋ค๋ฅด๊ฒ ์ ์ฉ๋ฉ๋๋ค. ์ฐ์ ๋ฉ๋ชจ๋ฆฌ ์ข ๋ฅ์ ์๋์ ๋ฐ๋ฅธ AC์ DC Threshold Voltage๋ ์๋์ ๊ฐ์ด ์ ์๋ฉ๋๋ค. ์ด Threshold ๊ฐ์ DQ์ ๋ฐ์ดํฐ๊ฐ 1์ธ์ง 0์ธ์ง๋ฅผ ํ๋ณํ๋ ์ ์ ๊ธฐ์ค์ ์ด ๋ฉ๋๋ค. V IH(AC) DDR2 DDR3 VREF+0.25 (400/533) VREF+0.2 (677/800) VREF+0.175 V IL(AC) VREF - 0.25 (400/533) VREF -0.2 (677/800) VREF - 0.175 V IH(DC) VREF + 0.125 VREF + 0.1 V IL(DC) VREF - 0.125 VREF - 0.1 VDDQ DDR2 DDR3 1.8 1.5 VREF 0.9 0.75 VTT 0.9 0.75 12
13.
๊ฐ์ฅ ์ค์ํ Spec์ด๋ผ
ํ ์ ์๋ Setup time/Hold time spec์ ์๋์ ๊ฐ์ต๋๋ค. DDR2 with Differential Strobe โ Setup / Hold time Data rate (Mbps) Setup Time (ns) Hold Time (ns) 400 0.15 0.275 533 0.1 0.225 667 0.1 0.175 800 0.05 0.125 โ Slew Rate table โป Buffer Strength ๋ฑ์ ์กฐ์ ํ์ฌ Slew Rate๊ฐ ๋ณํ๋ ๊ฒฝ์ฐ๋ ๋ณํ๋ slew rate์ ๋ฐ๋ผ ๊ฐ๊ธฐ ๋ค๋ฅธ Setup/Hold time์ ์ ์ฉํด์ผ ํ ์ ์์ต๋๋ค. ์ด ๊ฒฝ์ฐ ์ table์ ํ์ฉํ์ฌ DQ์ DQS์ slew rate์ ๋ง๋ delta time ๊ฐ์ ๊ฐ setup time, hold time์ ์ถ๊ฐ๋ก ๋ํ๋ฉด ๋ฉ๋๋ค. 13
14.
SI Design Guide
for DDR2/3 PCB DDR2 with Single Strobe โ Setup / Hold time Data rate (Mbps) Setup Time (ns) Hold Time (ns) 400 0.025 0.025 533 -0.025 -0.025 667 N/A N/A 800 N/A N/A โ Slew Rate table DDR2์ ๊ฒฝ์ฐ๋ ์์ ๊ฐ์ด Single Strobe๋ฅผ ํ์ฉํ spec๊น์ง๋ ์ ๊ณต๋๋๋ฐ ์์ธํ ๋ณด๋ฉด 400๊ณผ 533 ํด๋ญ ์์๋ง ์ฌ์ฉ๋๋๋ก ๊ถ์ฅ ๋์ด์ง๊ณ ์์ต๋๋ค. ์๋ํ๋ฉด, ๊ณ ์๋์์ ์ํด DDR2์ strobe๋ฅผ differential line์ผ๋ก ๊ท์ ํ๊ณ ์์ผ๋ DDR์์ DDR2๋ก ๋์ด๊ฐ๋ ๊ณผ๋๊ธฐ์ ์ค๊ณ์์๋ single strobe๋ฅผ ์ฌ์ฉํ๋ ์ข ๋์ DDR๊ณผ๋ ํธํ๋๋ PCB ํจํด์ ๋ง๋ค์ด์ผ ํ ๊ฒฝ์ฐ๊ฐ ์๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ฆ DDR1๊ณผ DDR2๋ฅผ ํผ์ฉ ํ ์ ์๋๋ก ํ๊ธฐ ์ํด์ DDR2๋ DDR1์ฒ๋ผ single strobe๋ก ๊ตฌํํด์ผ ํ๋ ๊ฒ์ด์ง์. ๋น์ฐํ ์๊ธฐ์ง๋ง, single strobe๋ก DDR2๋ฅผ ๋์์ํค๋ฉด common noise์ ์ํฅ์ ๋ ๋ฏผ๊ฐํด์ง์ผ๋ก์จ ๊ธฐ์กด์ differential DDR2 spec์ ๋ง์กฑ์ํค๊ธฐ ์ด๋ ต์ต๋๋ค. ๊ทธ๋์ ๋ณ๋์ single ์ ์ฉ spec๋ ์ ๊ณต๋ ๊ธด ํ์ง๋ง, 667์ด๋ 800๊ณผ ๊ฐ์ ๊ณ ์์์๋ ์ ์ ๋์์ํค๊ธฐ ์ด๋ ต๊ธฐ ๋๋ฌธ์ ์์ spec ์์ฒด๊ฐ ์ ์๋์ด ์์ง ์์ต๋๋ค. DDR2์์์ Single Strobe๋ ์ด๋๊น์ง๋ ์ข ๋์ DDR๊ณผ์ ํธํ ํจํด์ ์ํ ๊ฒ์ผ ๋ฟ์ด ๋ฏ๋ก, ์ด๋ฌํ ๊ฒฝ์ฐ๊ฐ ์๋๋ผ๋ฉด strobe๋ ๋ฐ๋์ differential๋ก ๊ตฌ์ฑํ์ฌ์ผ ํฉ๋๋ค. 14
15.
DDR3 โ Setup /
Hold time Data rate (Mbps) Setup Time (ns) Hold Time (ns) 800 0.075 0.15 1066 0.025 0.1 1333 TBD TBD 1600 TBD TBD โ Slew Rate table DDR3์ ๋์ ๋์์๋์์์ Setup/Hold time spec์ ์์๋ก ๋ณ๋์ด ์๋ ์ํฉ์ ๋๋ค. TBD๋ผ๊ณ ๋์ด ์๋ ๋ถ๋ถ์ To be decided์ ์ค๋ง๋ก์, ๊ณง ๊ฒฐ์ ๋์ด์ผ ํ๋ค๋ ๋ป์ ๋๋ค. 15
16.
SI Design Guide
for DDR2/3 PCB 1-8. Module & On-Board case ์์ ์ค๋ช ์์, Eye Diagram์ Mask๋ฅผ ๊ทธ๋ฆฌ๊ธฐ ์ํด์ AC์ DC์ ์ ์ threshold spec์ด ํ์ํจ์ ์ธ๊ธํ์์ต๋๋ค. ์ฌ๊ธฐ์ AC spec์ด๋ ์ถ๋ ์ด๋ AC ํํ์ผ๋ก๋ถํฐ DC์ ์ธ ์ ํธ๊ฐ์ ์ฝ๊ธฐ ์ํ ์ ์ ๊ธฐ์ค๊ฐ์ ์๋ฏธํ๋ฉฐ, DC spec์ด๋ ์ด๋ฏธ 0, 1์ด ํ๋ณ ๋ ํ์ ํํ๋ณํ๋ฅผ ๊ฐ์งํ๋ ์ ์ ๊ธฐ์ค๊ฐ์ ์๋ฏธ ํ๊ฒ ๋ฉ๋๋ค. ์ฆ ํํ์ด ์ค์์ ์ง๋ ์ ํน์ ์๋๋ก ์์ง์ด๊ธฐ ์์ํ ๋ AC spec์ด ์ ์ฉ๋๊ณ ์ ์ ์ ์ง๋ ๋ค์ ์ค์์ผ๋ก ๋์์ฌ ๋ DC spec์ด ์ ์ฉ๋ฉ๋๋ค. ๊ฒฐ๊ตญ AC/DC spec์ Data ํํ์ด ์ผ์ ์ ์์ ๋์๋๋ ์๋๋๋ฅผ ํตํด 1๊ณผ 0์ ํ๋จํ๊ธฐ ์ํ ๊ธฐ์ค์ ์ผ๋ก์จ, Setup ์์ญ์์์ ์ถ๋ ์ด๋ ์ ์์ ๋๋นํ ํ๋จ๋ฅ๋ ฅ์ด ๋์ฑ ์ค์ํ๊ธฐ ๋๋ฌธ์ AC spec์ด ์ข๋ ๊น๋ค๋ก์ด ์ ์ ๊ฐ์ ๊ฐ์ง๊ฒ ๋๋ ๊ฒ์ด์ง์. ๊ทธ๋ฐ๋ฐ ์ฌ๊ธฐ์ ํ๊ฐ์ง ๊ธฐ์ตํด๋ ์ฌ์ค์, ์ผ๋ฐ์ ์ธ on-board DDR2, ์ฆ PCB์ ์ง์ DDR2 ๋ฉ๋ชจ๋ฆฌ๋ฅผ ์ค์ฅํ ๊ฒฝ์ฐ์ Setup/Hold ์์ญ ๋ชจ๋์ ๊ทธ๋ฅ DC spec๋ง ์ ์ฉํด๋ ๋ฌด๋ฐฉํ๋ค๋ ์ ์ ๋๋ค. AC spec์ ๋ณด๋ค ๋นก์ผ ์ ๋ขฐ์ฑ์ด ์๊ตฌ๋๋ ๊ฒฝ์ฐ์ ํ์ํ spec์ผ๋ก์จ, DIMM๊ณผ ๊ฐ์ DDR2 module ์ค๊ณ์์ ์ ์ฉ ๋์ด์ผ ํฉ๋๋ค. DIMM์ ๊ฒฝ์ฐ๋ ์ด๋ค Motherboard์ ๊ฝํ์ง ๋ชจ๋ฅด๋ ํ์์ด๊ธฐ ๋๋ฌธ์ ์ด๋ค ๊ตฌ๋ฆฐ PCB๋ฅผ ๋ง๋๋๋ผ๋ ๋์ํ ์ ์๋๋ก ๋์ฑ ๋ง์ ์ค๊ณ๋ง์ง์ด ํ์ํ๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ค์ ๋ก DIMM ์ค๊ณ์๋ณด๋ค๋ on-board DDR2 ์ค๊ณ์๊ฐ ๋ง๊ธฐ ๋๋ฌธ์ AC spec์ ํต์ ๋ฌด์ํด๋ ์ข๋ค, ๋ผ๊ณ ๋งํ ์๋ ์๊ฒ ์ต๋๋ค. ๋ค๋ง ๋ณด๋ค ๋ง์ง์ ๋ง์ด ๊ฐ์ ธ์ผ ํ๋ ๊ฒฝ์ฐ์๋ ์์ฒด spec์ผ๋ก AC spec๊น์ง ์ ์ฉํ๋ ๊ฒ๋ ๊ณ ๋ คํด ๋ณผ๋งํ ์ฌํญ์ ๋๋ค. 16
17.
1-9. ์ ํํ Termination์
์ค์์ฑ ์ค์ ๋ก DDR2์ ๋๋ฒ๊น ์ ์์ด์ ์์ฃผ ๋ฐ๊ฒฌ๋๋ ์ค๋ฅ๋ ์ ์ ์น ๋ชปํ termination์ ๊ธฐ์ธํ ๊ฒฝ์ฐ๊ฐ ๋ง์ต๋๋ค. ํนํ ์ ํญ termination์ ์ต์์น ์์ ๊ณ ์ฃผํ ์ค๊ณ์๋ค์๊ฒ ์ฝ๊ฒ ๋ฐ์ํ๋ ๋ฌธ์ ๋ก์ ๊ธฐ๋ณธ์ ์ธ ์ค๊ณ์ง์๋ถํฐ ๋ค์ ๊ฒํ ํด๋ด์ผ ํ ๋ถ๋ถ์ด ๋ฉ๋๋ค. Termination์ ๋ณดํต ์ง๋ ฌ ์ ํญ ๋๋ ๋ณ๋ ฌ ์ ํญ์ ์ด์ฉํ์ฌ ์ ํญ๊น์ง ์ ๋ฌ๋์ด์จ ์ ํธ์ ์ ์ ๋ ๋ฒจ์ tune ํ๋ ์ญํ ์ ํ๊ฒ ๋ฉ๋๋ค. ์ด ๋ ์ค์ํ ์ ์ ์ ํญ์ ๊ฐ๊ณผ ์ฐ๊ฒฐ ๋ฐฉ์์ ๋ฐ๋ผ ์ผ์ฅ ์ผ๋จ์ด ์กด์ฌํ๋ค๋ ์ฌ์ค ์ด๋ฉฐ ์ค๊ณ์๋ ์ด๋ฌํ trade-off๋ฅผ ์ ํํ ํ๋จํ์ฌ ์ ์ ํ termination ๋ฐฉ๋ฒ์ ์ ํด์ผ๋ง ํฉ๋๋ค. Termination์ด ์๋ ๊ฒฝ์ฐ ์ ๋นํ Termination์ด ๊ฑธ๋ฆฐ ๊ฒฝ์ฐ ์์ ๊ทธ๋ฆผ์ DDR2/3 ์ ํธ ์์ ๋จ์์ ์ ํญ termination์ ์ ๋ฌด์ ๋ฐ๋ฅธ ์์ ์ ํธ ํํ์ ๋ณํ๋ฅผ ๋ณด์ฌ์ค ์์ ๋๋ค. ์ผ๋ฐ์ ์ผ๋ก ์ ํญ termination์ ์ถ๊ฐํ๋ฉด ์ค๋ฅธ์ชฝ ๊ทธ๋ฆผ์ฒ๋ผ ์ ์ ํํ์ ํฌ๊ธฐ๋ ์์์ง์ง๋ง, ์ ํธ์ loading์ด ๋ณด๋ค ๋ช ํํด์ ธ์ ripple๊ณผ over/undershoot ํ์์ด ์ ๊ฐ๋๊ณ ํํ์ด ์์ ์ ์ธ ํ์ ์ด ๋๋ ๊ฒฝ์ฐ๊ฐ ๋ง์ต๋๋ค. ๋ง์ง์ด ์ถฉ๋ถํ๋ค๋ฉด ์ผ์ชฝ ๊ทธ๋ฆผ์ฒ๋ผ termination์ด ์์ด๋ Eye mask์ ๊ด๋ จ๋ SI ์ฑ๋ฅ์ ๋ฌธ์ ๊ฐ ์์ ์ ๋ ์์ต๋๋ค. ๊ทธ๋ฌ๋ ์ด์ฒ๋ผ ๋ญ๊ฐ "์กฐ์ ๋์ง ์์" ํฐ ํํ์ด ์ถ๋ ์ด๊ณ ์๋ ๊ฒฝ์ฐ๋, ๋ถํํ๋ EMI ์ ์ผ๋ก ๋ฌธ์ ๋ฅผ ์ผ์ผํฌ ๊ฐ๋ฅ์ฑ๋ ๋๋ค๋ ์ ์ ๊ผญ ๊ธฐ์ตํด์ผ ํฉ๋๋ค. ๊ทธ๋ฆฌ๊ณ ์ค์ํ ์ ์, DDR2/3์์๋ ์ด๋ ๊ฒ ์ธ๋ถ์ ๋ณ๋์ ๋ณ๋ ฌ termination ์ ํญ์ ๋ฌ์์ฃผ์ง ์์๋ ๋ด๋ถ์์ ODT ๊ธฐ๋ฅ์ ํ์ฉํ์ฌ ๋ณด๋ค ํจ๊ณผ์ ์ด๊ณ ๋ ๊ฒฝ์ ์ ์ผ๋ก termination์ ์ ์ฉํ ์ ์๋ค๋ ์ ์ ๋๋ค. 17
18.
SI Design Guide
for DDR2/3 PCB 1-10. ODT์ ํ์ฉ DDR2๋ถํฐ๋ ๊ธฐ์กด์ DDR๊ณผ ๋ฌ๋ฆฌ ๋ด๋ถ์ ์์ฒด์ ์ธ termination์ฉ ์ ํญ์ด ํ์ฌ๋์ด ์๋๋ฐ, ๊ทธ๊ฒ์ ODT (One-Die Termination) ํน์ DCI (Digitally Controlled Impedance)๋ผ๊ณ ๋ถ๋ฆ ๋๋ค. ์ด๋ฌํ ODT๋ ์ธ๋ถ์ Control ๋จ์๋ฅผ ์ด์ฉํ์ฌ ์กฐ์ ํ๊ฒ ๋๋๋ฐ, ์ธ๋ถ ์ ๋ ฅ ์ ํธ์ ๋ฐ๋ผ ๊ฐ ์ ๋ก ์ข ๋จ์ ๋ณ๋ ฌ ์ ํญ๋ค์ด switch on/off๋๊ฒ ๋ฉ๋๋ค. ์์ ์ค๋ฅธ์ชฝ ๊ทธ๋ฆผ์ฒ๋ผ DDR2/3 ๋ด๋ถ์ ์กด์ฌํ๋ ODT๋ฅผ ์ ํ์ฉํ๋ฉด, ๋ฉ๋ชจ๋ฆฌ IC ์ธ๋ถ์ termination์ฉ ์ ํญ์์๋ฅผ ๋ฌ ํ์๊ฐ ์๊ธฐ ๋๋ฌธ์ ์๊ฐ์ ๊ฐ์ ๋ฌผ๋ก ์ค๊ณ์ ํธ์์ฑ๋ ์ฆ์ง์ํฌ ์ ์๊ฒ ๋ฉ๋๋ค. ๊ทธ๋ฐ ๋ฐ ์ค์ ๋ก๋ ์ ์ง์์ ์ค๊ณ์๋ค์ด ์ต์์น ์๋ค๋ ์ด์ ๋ก ์ธ๋ถ์ ์ ํญ์ ๋ฌ๊ณ ์๋ ๊ฒฝ์ฐ๊ฐ ๋ง์ผ๋ฉฐ ๊ฒฝ์ฐ ์ ๋ฐ๋ผ์ ์ธ๋ถ์์๋ก ์ฌ์ฉํ๋ ๊ฒ์ด ๋ฉ๋์ ํตํ ๊ฐ๋จ ํ๋์ ์์ด์๋ ๋์ฑ ํธํ ๋ฉด๋ ์์ต๋๋ค. ํนํ ODT๋ก ๋ด์ฅ๋ ์ ํญ์ 50, 75, 150์ ์ผ์ ํ ๊ฐ๋ง ์ง์ ํ ์ ์๊ธฐ ๋๋ฌธ์ ์ค๊ณ์๊ฐ ๋ฏธ์ธํ๊ฒ ํ๋ํ๊ณ ์ถ์ ๊ฒฝ์ฐ๋ผ๋ฉด ๋ถํธํ๊ฒ ๋๊ปด์ง ์๋ ์๊ธด ํฉ๋๋ค. ๊ฒฐ์ ์ ์ผ๋ก ODT ์ ํญ์ ์กฐ์ ํ๋ ๋ฐฉ๋ฒ์ด ์ต์์น ์์์ ODT์ ํ์ฉ๋ฅ ์ด ๋จ์ด์ง๋ ๊ฒฝ์ฐ๊ฐ ๋ง์ ๊ฒ ํ์ค์ ๋๋ค. ๊ทธ๋ฌ๋ ์ธ์ ๋ ์ฑ๋ฅ๊ฐ์ ๊ณผ ์๊ฐ์ ๊ฐ์ด ํ์ํ ์ค๊ณ์ ์ ์ฅ์์๋ ๋ด์ฅ๋ ODT๋ฅผ ์ ๊ทน์ ์ผ๋ก ํ์ฉํ์ฌ ๋๋ ์์ฐ ์ ๋ณด๋ค ์์ ์ ์ธ ์์จ ๋ฐ ๋ถํ๋จ๊ฐ๋ฅผ ์ค์ด๊ณ ์ ํธํ์ง์ ๊ฐ์ ํ๋ ๊ฒ์ด ์ข์ ๊ฒ์ ๋ช ์ฝ๊ดํํ ์ผ์ ๋๋ค. 18
19.
ํนํ ์์ ๊ทธ๋ฆผ๊ณผ
๊ฐ์ด ๋ฐ์ดํฐ ์ ๋ก๋ฅผ ๋ถ๊ธฐํ์ฌ ์ฌ๋ฌ ๊ฐ์ DDR2/3 ์นฉ์ ์ฌ์ฉํ๋ ๊ฒฝ์ฐ, controller์์ ํน์ ํ ํ๋์ ์นฉ์ผ๋ก๋ง ๋ฐ์ดํฐ๋ฅผ ์ ์กํ ๋ ODT๊ฐ ํ์์ ์ผ๋ก ์ฌ์ฉ๋์ด์ผ ํฉ๋๋ค. ๋ค๋ฅธ DDR2/3 ์นฉ์ ODT๋ disableํ๊ณ ๋ชฉํ๊ฐ ๋๋ DDR2/3 ์นฉ๋ง ODT๋ฅผ on ์์ผ์ ํด๋น DDR2/3 ์นฉ์๋ง load๊ฐ ์ ๊ฑธ๋ ค์ผ ์ ํธ๊ฐ ์ ์์ ์ผ๋ก ์ ์ก๋๊ธฐ ๋๋ฌธ์ด์ง์. ์ด๋ S/W ์ ์ผ๋ก control ๋๋ ODT์ ๊ฐ์ฅ ๊ฐ๋ ฅํ ์ฅ์ ์ผ๋ก์จ, PCB ์์ ์ ํญ์์๋ฅผ ์ถ๊ฐํ์ฌ ๋ง๋ termination์ผ๋ก ํ ์ ์๋ ์ ํ์ ๋์์ด ๊ฐ๋ฅํ๊ฒ ๋ฉ๋๋ค. DDR2/3์ ODT๋ ์ผ์ชฝ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด ๊ฐ DQ/DQS/DM pin์ 300์ด 3๊ฐ๋ฅผ, ODT pin์ 300์ด 3๊ฐ๊ฐ ๋ฌ๋ ค์๊ณ ๊ฐ ์ ํญ๋ผ๋ฆฌ ๋ณ๋ ฌ๋ก S/W๊ฐ ๋ฌ๋ ค์์ต๋๋ค. ODT๋ฅผ disable ํ๋ฉด ์๋ฌด๋ฐ ๋ณ๋ ฌ ์ ํญ์ด ๋ณด์ด์ง ์์ผ๋ฉฐ, ์ผ๋จ S/W๋ฅผ ๋ ์ํ์์ enable ์ ํ๋ฉด 300์ด์ด ๋์์ 2๊ฐ๊ฐ ๊ฑธ๋ ค์ 150์ด์ด ๋ฉ๋๋ค. A6 (SW1) 0 0 1 1 A2 (SW2) 0 1 0 1 Rtt (Normal) Disabled 75 ohm 150 ohm 50 ohm ์ฌ๊ธฐ์ ์์ ํ์ฒ๋ผ ์์ฐจ์ ์ผ๋ก ์ ํญ๊ฐ์ S/W๋ฅผ ์กฐ์ ํ๋ฉด 150์ด/75์ด/50 ์ด๊ณผ ๊ฐ์ด ๋ณ๋ ฌ๋ก 3๊ฐ์ง์ ์ ํญ ๊ฐ์ termination์ผ๋ก ์ก์์ค ์ ์๋๋ฐ, ์ด๋ A0 ~ A9 Address field์ A2 ์ A6์ 2 bit๋ฅผ ์กฐ์ ํ์ฌ ๊ฒฐ์ ํ๊ฒ ๋ฉ๋๋ค. ์ด๋ฌํ ODT ์กฐ์ ๊ธฐ๋ฅ์ batch file๋ฑ์ ์ด์ฉํ์ฌ controller์ load ์ํค๊ฒ ๋๋ฉฐ, Controller์ ๋์ ๋ฐฉ์ ์ด๋ ์ข ๋ฅ์ ๋ฐ๋ผ ์ฌ์ฉ๋ฐฉ๋ฒ์ด ์กฐ๊ธ์ฉ ๋ค๋ฅผ ์ ์์ผ๋ฏ๋ก, ์ ํ ์ ์กฐ์ฌ์์ ๋ฐฐํฌํ๋ ๋ณ๋์ ODT ๊ด๋ จ ๋งค๋ด ์ผ์ ์ฐธ์กฐํ์๋ฉด ๋ณด๋ค ์์ธํ ํ์ฉ ๋ฐฉ๋ฒ์ ์ตํ ์ ์์ต๋๋ค. ๋ค์ ํ๋ฒ ODT์ ์ค์์ฑ์ ๋ํด ๊ฐ์กฐํ๋ค๋ฉด, DDR2/3์ ์ด๋ฏธ ๋ด์ฅ๋์ด ์๋ ODT๋ฅผ ์ ๊ทน์ ์ผ๋ก ํ์ฉ ํ์ฌ DDR2/3 Memory์ ์ ํธํ์ง์ ๊ฐ์ ํ๊ณ ๋ถํ์ํ ์ธ๋ถ์์๋ ์ค์ผ ์ ์๋ค๋ ์ ์ ๋ช ์ฌํ์๊ธฐ ๋ฐ๋๋๋ค. 19
20.
SI Design Guide
for DDR2/3 PCB 2. DDR2/3 Design Guide 2-1. ์ ๋ก๊ธธ์ด ๋ง์ถ๊ธฐ: Skew ๊ด๋ฆฌ 2-2. DIMM case/On-board case 2-3. DIMM: Clock Line ์ค๊ณ 2-4. DIMM: 2T mode - Address/CMD Line ์ค๊ณ 2-5. DIMM: 1T mode with Termination - Address/CMD Line ์ค๊ณ 2-6. DIMM: DM/DQS/DQ ์ค๊ณ 2-7. On-board: Clock Line ์ค๊ณ 2-8. On-board: 2T mode - Addre7s/CMD Line ์ค๊ณ 2-9. On-board: 1T mode with Termination - Address/CMD Line ์ค๊ณ 2-10. On-board: DM/DQS/DQ ์ค๊ณ 20
21.
2-1. ์ ๋ก๊ธธ์ด ๋ง์ถ๊ธฐ:
Skew ๊ด๋ฆฌ ๊ณ ์์ ๋์งํธ ์ค๊ณ์ ์์ด์ ๋์ผํ ์ข ๋ฅ์ ๋๊ธฐ ๋ฐ์ดํฐ๊ฐ ์ ์ก๋๋ ๋ณ๋ ฌ ์ ๋ก๋ค์ ๊ธธ์ด๋ฅผ ๋ง์ถ๋ ๊ฒ์ ๋งค์ฐ ์ค์ํ ์์ ์ด์, ๊ธฐ๋ณธ์ ์ธ ์ค๊ณ์ง์์ด๊ธฐ๋ ํฉ๋๋ค. ํ์ค์ ์ผ๋ก PCB Layout ์์์ DDR2์ DQ ์ ๋ก์ ๊ฐ์ ๋ณ๋ ฌ ์ ๋ก๋ค์, ์๋์ ๊ฐ์ด ๋ค์ํ ๊ธธ์ด์ ๋ชจ์์ผ๋ก ๊ทธ๋ ค์ง ์ ๋ฐ์ ์์ต๋๋ค. ์ด๋ ๊ฒ ๋ค์ํ layer๋ก ๋ถ์ฐ๋์ด ๋ค์ํ ํ์์ผ๋ก ์งํ๋๋ ๋ณ๋ ฌ ์ ๋ก๋ค์ ์ ๊ธฐ์ ๊ธธ์ด, ์ฆ ์์์ ๋๊ธฐ ์ํค๊ธฐ ์ํด์๋ ์ฌ๋ฌ ๊ฐ์ง ๋ฐฉ๋ฒ์ด ๋์๋ฉ๋๋ค. ๊ฐ์ ๋จผ์ ๊ฐ PCB Layout CAD์ ์กด์ฌํ๋ ์ฌ๋ฌ ๊ฐ์ง ๋ถ๊ฐ ๊ธฐ๋ฅ์ ํตํ์ฌ ์์์ ๋๊ธฐ ์ํค๋ ๊ฒ์ด ๊ฐ๋ฅํ๋ฐ, ์ค์ํ ๊ฒ์ "์ด๋ป๊ฒ" ๊ธธ์ด๋ฅผ ๋ณด์ ํ๋๋ ๋ผ๋ ๋ฌธ์ ์ ๋๋ค. 400Mbps ๊ธ์ DDR2์์ ์ ๋ก๊ธธ์ด๊ฐ ์์ฃผ ๊ธธ์ง ์๋ค๋ฉด, ๋์ฒด๋ก ๋ฌผ๋ฆฌ์ ์ผ๋ก ๊ธธ์ด๋ง ๋ง์ถ ์ด๋ ์ด๋ ์ ๋ ์ ์์ ์ผ๋ก ๋์ํ ์ ์์ต๋๋ค. ๊ทธ๋ฌ๋ datarate๋ฅผ ์ฌ๋ ค๊ฐ๊ธฐ ์์ํ๋ฉด ๋ถ๋ช ํ ํ๊ณ์ ์ ๋๋ผ๊ธฐ ์์ํ ๊ฒ์ ๋๋ค. ๊ทธ๋ ๊ธฐ ๋๋ฌธ์ ๋จ์ํ ๊ธธ์ด๋ง ๊ณ์ฐํ๋ ๋ฐฉ๋ฒ์ด ์๋๋ผ, ์์ ๋๊ธฐ๋ฅผ ์ํด ์ ์ ๊ผฌ์๋์ ๊ตฌ์กฐ์ ํน์ฑ ๊น์ง ๋ฌผ๋ฆฌ์ ์ผ๋ก ํ์ธํ๋ ๊ฒ์ด ํ์ํด์ง๋ฉฐ, ๊ฒฐ๊ตญ PCB์ ๋ํ ์ ์๊ธฐ์ ๊ตฌ์กฐํด์์ด ํ์ํด์ง๋๋ค. ๋ณธ ๊ต์ฌ์์ ์ค๋ช ํ๋ ๋ชจ๋ SI ๋ถ์์ฉ PCB ๋ฐ์ดํฐ๋ ์ด๋ฌํ EM ํด์์ ๊ทผ๊ฐํ๊ณ ์์ผ๋ฉฐ, ์ ๋๋ก ๋ high speed digital ๋ถ์์ ์ํด์๋ ๋ฐ๋์ ํ์ํ ๊ณผ์ ์ ๋๋ค. ๊ทธ๋ฆฌ๊ณ ์ค์ํ ์ ์, ์๋ฌด๋ฆฌ EM ํด์์ ๊ธฐ๋ฐํ SI ๋ถ์์ ํตํ skew ๋ณด์ ์ด ๊ฐ์ฅ ์ค์ ์ ์ด๋ผ๊ณ ๋ ํด๋, ์ด์จ๋ ์ด๊ธฐ์ค๊ณ ๋จ๊ณ์์ DQ ๋ณ๋ ฌ์ ๋ก์ ๊ธธ์ด๋ฅผ ์ต๋ํ ๋ง์ถ๋ ๊ฒ์ DDR2/3 PCB layout์์ ๊ฐ์ฅ ๊ธฐ๋ณธ์ ์ธ ์ ์ ์กฐ๊ฑด์ด๋ผ๋ ์ ์ ๊ธฐ์ตํด ๋์๊ธฐ ๋ฐ๋๋๋ค. 21
22.
SI Design Guide
for DDR2/3 PCB 2-2. DIMM case/On-board case ์ค์ ๋ก DDR2 ๋ฉ๋ชจ๋ฆฌ๋ฅผ ํ์ฉํ๋ ๊ฒฝ์ฐ๋ ํฌ๊ฒ 2๊ฐ์ง ์ผ์ด์ค๋ก ๋ถ๋ฅํด์ผ ํ๋๋ฐ, ๋ชจ๋ ํํ๋ก์ ๋ง๋๋ณด๋ ์ ์ฅ์ฐฉ ํด์ผ ํ๋ DIMM ํํ์ PCB์ ์ง์ DDR2 ๋ฉ๋ชจ๋ฆฌ IC๋ฅผ SMT๋ก ์ค์ฅํ์ฌ ์ฌ์ฉํ๋ On-board ํํ๋ก ๊ตฌ๋ถํฉ๋๋ค. ์ด ๋ ์ผ์ด์ค ๋ณ๋ก ์ค๊ณ๋ฐฉ๋ฒ๊ณผ ์ ์ฉ๋๋ spec๋ ๋ฏธ๋ฌํ๊ฒ ์ฐจ์ด ๋๊ธฐ ๋๋ฌธ์, ์ ์ฉ ํ๋ ค๋ ์์คํ ์ ๋ฐ๋ผ ์ต์ ํ๋ ์ค๊ณ ๋ฐฉ๋ฒ์ด ํ์ํด์ง๋๋ค. DDR2/3 DIMM์ ์ด์ฉํ ๊ฒฝ์ฐ On-Board DDR2/3 ๋ณธ DDR2/3 Design Guide part์์๋, DIMM case์ On board case๋ก ๋๋์ด์ ๊ฐ๊ฐ์ ์ฃผ์ trace ์ค๊ณ๋ฒ๊ณผ ๋ถ์, ํ๋ ๋ฐฉ๋ฒ์ ๋ํด ์ค๋ช ํ ๊ฒ์ ๋๋ค. ๊ทธ๋ฆฌ๊ณ DDR2/3์ PCB trace ์ค๊ณ๋ ํฌ๊ฒ Clock line ์ค๊ณ, CMD/Address line ์ค๊ณ, DM/DQ/DQS ์ค๊ณ์ 3 part๋ก ๋๋์ด์ง๋ฉฐ, ๊ฐ๊ธฐ ๋น์ทํ๋ฉด์๋ ์กฐ๊ธ์ฉ ๋ค๋ฅธ ๊ธฐ์ค์ผ๋ก ์ค๊ณ๊ฐ ์ด๋ฃจ์ด์ ธ์ผ ํฉ๋๋ค. DIMM๊ณผ On-board case๋ ๊ณตํ termination๊ณผ ODT์ ๋ํด ๊ผผ๊ผผํ๊ฒ ์ฒดํฌํ ํ์๊ฐ ์์ผ๋, ์ ๋ก ๋ฐฐ์น์ ๋ฐฉ๋ฒ๋ก ์์ ์ฌ๋ฌ ๊ฐ์ง๋ก ์ฐจ์ด์ ์ด ์์ต๋๋ค. DIMM์ module์ ํตํด DDR2/3 ๋ฉ๋ชจ๋ฆฌ์ ์ ๊ทผ ํ๊ธฐ ๋๋ฌธ์ Controller์์ DIMM๊น์ง ๊ฐ๋ ๊ฒฝ๋ก์ ๋ํ ์ค๊ณ๋ง์ด ํ์ํ์ง๋ง, On-board์ ๊ฒฝ์ฐ๋ Controller์์ DDR2/3 ์นฉ๊น์ง ์ ๋ฌ๋๋ ๋ชจ๋ ๊ฒฝ๋ก์ ๋ํด ๊ณ ๋ คํ๊ณ ํ๋ ํด์ผ ํฉ๋๋ค. ๋ฐ๋ฉด ๊ฒฝ๋ก์กฐ๊ฑด์ ๋ค๋ฅด์ง๋ง, ODT ์ค์ ์ด๋ termination์ ๋ฐ๋ฅธ ํํ๋ณํ๋ DIMM์ด๋ on-board์ ๊ณตํ ์ ์ฉ๋๋ ์กฐ๊ฑด์ ๋๋ค. ๊ณ ๋ก ์ดํ๋ก Design guide์์ ์ด์ด์ง๋ ์ค๋ช ์ DIMM case์ on-board case๋ก ๋๋์ด์ ธ ์์ง๋ง, ์ค์ DDR2/3 PCB ์ค๊ณ์๋ค์๊ฒ ๋ชจ๋ ๋์์ด ๋๋ ๊ณตํต์ ์ธ ๋ด์ฉ๋ค์ด ๋ง์ผ ๋ฏ๋ก ์ ์ฒด์ ์ผ๋ก ์ฝ์ด๋ณด์๊ธฐ๋ฅผ ๊ถ์ฅ ๋๋ฆฝ๋๋ค. 22
23.
2-3. General Case
"2 DIMM": Clock Line ์ค๊ณ ์ฐ์ , Clock ์ ๋ก๋ค์ uni-directional differential signaling scheme์ ์ฌ์ฉํ๊ณ ์์ผ๋ฉฐ, SSTL1.8V logic์ ๊ฒฝ์ฐ, DDR2 SDRAM์ differential Input buffer์์์ logic threshold ๊ฐ์ 0V๋ฅผ ๊ธฐ์ค์ผ๋ก ยฑ500mV๋ฅผ ์ด๊ณผํ์ง ์์ต๋๋ค. ๊ธฐ๋ณธ ์ฌํญ โ ์ผ๋ฐ์ ์ธ 2๊ฐ์ DIMM์ ์ฌ์ฉํ๋ Hardware Interface์๋ Main Board ์์์ DIMM ํ ๊ฐ ๋น 3๊ฐ์ differential clock signal์ด ๊ณต๊ธ๋๋ฉฐ, ๊ณต๊ธ๋ clock์ ์ฌ๋ถ๋ฐฐ๋ DIMM ๋ชจ๋ ๋ด buffer์ ๊ตฌ์ฑ ์ ๋ฐ๋ผ ๋ฌ๋ผ์ง ์ ์์ต๋๋ค. ์ผ๋ฐ์ ์ธ 2๊ฐ์ DIMM์ ์ฌ์ฉํ๋ Hardware Interface์๋ ์ด 6๊ฐ์ differential pair๊ฐ ์ฌ์ฉ๋ฉ๋๋ค. โ Clock Trace๋ Single Impedance๋ 60์ด, Zodd(<Zsingle)๋ 50Ohm์ผ๋ก ์ค๊ณํ์ฌ 100Ohm Differential impedance์ ํ๋ณดํฉ๋๋ค. (6์ธต์ผ ๊ฒฝ์ฐ, Physical Width์ Height์ ๋ํ Physical Dimension์ 29ํ์ด์ง์ ๊ทธ๋ฆผ์ ์ฐธ์กฐํ์๊ธฐ ๋ฐ๋๋๋ค.) โ Memory Controller์ Application Note์์๋ Main Board ์์ Option Cap์ ๋ํ ๋ด์ฉ๋ค์ด ๊ธฐ์ ๋์ด ์๋๋ฐ, ์ด๊ฒ์ Pulse Egde์ non-monotonic ํ์์ ๊ฐ์ ํ ์ ์์ผ๋ฏ๋ก, ๊ฐ๋ฅํ๋ฉด Schematic์ ๋ฐ์ํ๋๋ก ํฉ๋๋ค. (์ถํ ์์ธ ๊ธฐ์ ) 23
24.
SI Design Guide
for DDR2/3 PCB ์ ๋ก ๊ธธ์ด์ ๊ด๋ฆฌ โข Memory Controller์ DIMM๊ฐ์ trace ๊ธธ์ด๋ ์ต๋ 5000mils (12.7cm)๋ฅผ ๋์ง ์๋๋ก ํฉ๋๋ค. ์ด๋ ๊ฒ ์ต๋ ๊ธธ์ด์ ์ ํ์ ๋๋ ์ด์ ๋ Crosstalk (periodic jitter)์ Dielectric Loss(ISI)์ ์ํ Deterministic(Bounded) Jitter๋ฅผ ์ ๊ฐํ์ฌ, Timing/Voltage Margin์ ์ต๋๋ก ํ๋ณดํ๊ธฐ ์ํฉ๋๋ค. DDR2 interface ์์ Clock์ length๋ source synchronous timing method์์ strobe signal๊ณผ ๊ฐ์ด ์ค์ํ reference signal์ด๋ฏ๋ก ๋๋ฌด ์งง๊ฒ ๋ฐฐ์ ํ ๊ฒฝ์ฐ, ๋ถํ ์ค์ฅ๊ณผ Skew ๊ด๋ฆฌ ์ ์ฌ์ฉ๋๋ meander line (=serpentine trace)์ ์ํ ๊ณต๊ฐ์ ํ๋ณดํ๊ธฐ ์ด๋ ต์ต๋๋ค. โข Differential line์ ๋ ์ ๋ก(+/- trace)์ ๊ธธ์ด ์ฐจ์ด๋ ์ต๋ 0.25mm ์ด๋ด์ฌ์ผ ํฉ๋๋ค. ์ด๋ +/-Signal phase์ ์ํ common mode noise๋ฅผ ์ ๊ฐํ๊ธฐ ์ํด์์ ๋๋ค. (๊ทธ๋ฆผ ์ฐธ์กฐ) Parallel Termination (100Ohm Shunt) Zdiff=100Ohm( Zodd=50Ohm) ์์ ๊ทธ๋ฆผ์ Differential Clock์ Positive Length๊ฐ 0.5mm ๋ ๊ธด ๊ฒฝ์ฐ, Receiver์์ ๊ด์ฐฐ๋ differential voltage์ common voltage์ ๊ฒฐ๊ณผ์ ๋๋ค. ์ด ๊ฒฝ์ฐ ๋ ์ ๋ก๊ฐ์ Differential voltage์ ์ฐจ์ด๋ ์ ์ง๋ง, common voltage๋ ๋งค์ฐ ํฐ ์ฐจ์ด๋ฅผ ๋ณด์ด๊ณ ์์์ ์ ์ ์์ต๋๋ค. 24
25.
โข DIMM์ differential
pin์์ tight coupled ๊ตฌ๊ฐ๊น์ง์ ์ต๋ ๊ธธ์ด๋ 0.5mm๋ก ์ ํํฉ๋๋ค. ์ฆ ์๋์ ๊ฐ์ด ๋ ๊ฐ์ ๋ฒ์ด์ง pin์์ ์ ๋ก๊ฐ ๋์จ ํ์๋ differential pair ๊ตฌ์ฑ์ ์ํด ๊ฐ๊น์ด ๋ถ์ด๊ฒ ๋๋๋ฐ, ์ต๋ํ ๊ฐ๊น์ด ๊ฑฐ๋ฆฌ์์ ์ผ๋ฅธ ๋ถ์ฌ์ผ ํ๋ค๋ ์๋ฏธ์ ๋๋ค. ์๋ ๊ทธ๋ฆผ์ Differential Signal์ด Via์ Uncoupled ๊ตฌ๊ฐ์์ Reference Change๋ก ์ธํด ์ผ๊ธฐ์ํค๋ Noise source๋ฅผ ๋ํ๋ด๊ณ ์์ต๋๋ค. (SIwave Near-Field Simulation) 25
26.
SI Design Guide
for DDR2/3 PCB ์ ๋ก ๊ฐ์ ๊ฐ๊ฒฉ โข Clock ์ ํธ์ ๊ณผ ๋ค๋ฅธ ์ ํธ์ ๊ฐ์ ๊ฑฐ๋ฆฌ๋ ์ต์ 0.5mm ์ด์ ์ด๊ฒฉํ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. ๋ง์ฝ ์ด ๊ฑฐ๋ฆฌ๊ฐ ๊ฐ๊น์์ง๋ฉด, ๋ถํ์ํ crosstalk๋ก ์ธํด periodic jitter๊ฐ ๋ฐ์ํ ์ ์์ต๋๋ค. Clock ์ ํธ๋ Address/ CMD/Ctrl/DQS์ ๊ธฐ์ค์ด ๋๋ ์ ํธ์ด๋ฏ๋ก, ์ด๋ฌํ ์ ์์ ๋ณด๋ค ์ฃผ์ํด์ผ ํฉ๋๋ค. ์ด๊ฒ์ Data Group (Byte Lane) ์ ํธ ์ค, reference signal์ธ strobe ์ ํธ์ ๋ํด์๋ ๋์ผํ๊ฒ ์ ์ฉ๋ฉ๋๋ค. โข Reference Length๋ฅผ ํ๋ณดํ๊ธฐ ์ํด Differential Signal์ Tuning (Meander Line)ํ๋ ๊ฒฝ์ฐ, Zdiff์ Tolerance๊ฐ ์ฌํด์ง์ง ์๋๋ก ์๋์ ๊ฐ์ด ๋ฉ๋ฆฌ ์ด๊ฒฉํฉ๋๋ค. โข Differential ์ ๋ก๋ฅผ meander ํํ๋ก ๊บพ์ ๋๋, ๊ฐ๊ฒฉ์ ๋์ฑ ์ฃผ์ํด์ผ ํฉ๋๋ค. ์๋ ๊ทธ๋ฆผ์ฒ๋ผ ๊บพ์ธ pair๋ผ๋ฆฌ ๋๋ฌด ๊ฐ๊น์ด ๋ถ์ด์์ผ๋ฉด NG (No good, ๋ง ๊ทธ๋๋ก NG!)๋ผ๊ณ ํ ์ ์์ต๋๋ค. NG NG NG Edge to edge spacing(S1) between positive and negative signal Edge to edge spacing(S2) between meander lines: > 2S1 ์์์ ์ง์ ํ NG (S1=S2) ๊ตฌ๊ฐ์ Zdiff์ Impedance๊ฐ 100Ohm์ผ๋ก ํ์ฑ๋์ง ์์ผ๋ฉฐ, Skew๋ก ์ธํ ์ค๊ณ delay๊ฐ ๋ค์ ๋ณํ๋ ์ ์์ต๋๋ค. ์ด๋ ๊ฒ ๋ถ๋์ดํ๊ฒ differential line์ ๊บพ์ด์ผ ํ๋ ๊ฒฝ์ฐ๋, ๋ค๋ฅธ signal pair์์ ๊ฑฐ๋ฆฌ S2๊ฐ differential line ์์ฒด์ ๊ฐ๊ฒฉ S1๋ณด๋ค ์ต์ 2๋ฐฐ ์ด์์ด ๋๋๋ก ์ค๊ณํด์ผ ํฉ๋๋ค. ๋ง์ฝ ๊ทธ ์ดํ์ ๊ฑฐ๋ฆฌ๋ก pair๋ผ๋ฆฌ ๋ง๋ฟ์ผ๋ฉด, ์ธ์ Signal์ด Switchingํ ๋ Switching์กฐ๊ฑด์ ๋ฐ๋ผ Zodd, Zeven์ ์ํผ๋์ค์ Variation์ด ๋ฐ์๋๊ณ Velocity ๋ํ ๋ณํ๋์ด ์์ ์ฐจ๊ฐ ๋์ฑ ์ปค์ง๊ฒ ๋์ด, ๊ฒฐ๊ณผ์ ์ผ๋ก common mode noise๊ฐ ๋์ฑ ์ฆ๊ฐ๋๊ธฐ ๋๋ฌธ์ ๋๋ค. 26
27.
์ด๋ฌํ NG๊ตฌ๊ฐ ๋จ๋ฉด์
E-Field ๋ถํฌ๋ฅผ ๊ด์ฐฐํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. (๋ชจ๋ ์ ํญ์ด 0.1mm์ด๊ณ ์ ์ ์ฒด์ ๋๊ป๋ 0.1mm์ธ ๊ฒฝ์ฐ์ ์์ ๋๋ค) ์๋ ๊ทธ๋ฆผ์ S1=S2 ์ธ ๊ฒฝ์ฐ์ ๋จ๋ฉด field ๋ถํฌ๋ก์, ๋ pair๊ฐ์ ๋ถํ์ํ field๊ฐ ํ์ฑ๋๊ณ ์์์ ์ ์ ์์ต๋๋ค. ์ด๋ ๊ฒ Signal๋ค์ด ์ธ์ ํ์ฌ Coupling์ด ๊ฐํด์ง๋ฉด Diff. Signaling์ ๋ํ ์ ํจ์ ์ ์์๊ฐ ์์์ง๊ณ (์ ์ก์๋๋ ๋นจ๋ผ์ง), ๊ฒฐ๊ณผ์ ์ผ๋ก Diff. Impedance๊ฐ ๊ฐ์๋๊ฒ ๋ฉ๋๋ค. S2=S1 Posi Nega Nega Posi Ref. Plane ์๋ ๊ทธ๋ฆผ์ S2 = 2*S1 ์ธ ๊ฒฝ์ฐ์ ๋จ๋ฉด field ๋ถํฌ๋ก์, ์์๋ ๋ค๋ฅด๊ฒ ์ ์ชฝ์ด ๋๊ฐ์ด ์์ ์ ์ธ field ๋ถํฌ๋ฅผ ๊ฐ๊ณ ์์์ ์ ์ ์์ต๋๋ค. S2=2S1 ๋ง๋ถ์ฌ์, Differential Clock ์ ๋ก์ Self Net์ skew๊ฐ ์์ฑ๋๋ ์ํฉ์ผ ๋, +/- ๊ธธ์ด ์ค์ฐจ (Phase)๋ฅผ ์ฐ์ ์ ์ผ๋ก ๋ณด์ ํ๋ Uncoupled ๊ตฌ๊ฐ์ ๊ด๋ฆฌ๋ฅผ ์ฐ์ ์์๋ก ํฉ๋๋ค. ์์ ) โป ์ฐ์ ์์ 1. Pin ๋ฐฐ์ด๋ก ์ธํด Skew๊ฐ ์๊ธธ ๊ฒฝ์ฐ, Phase delay๋ฅผ ๋ณด์ (Serpentine Trace). 2. Skew๋ณด์ ์, ์์ฑ๋ Uncoupled Region ์ ์ต์ํํ๋ฉฐ, ๋ถ์ฐ์์ด ์ ์ด์ง๋๋ก ๋ ๋ผ ์ธ ์ฌ์ด์ ์์ญ์ ๊ด๋ฆฌ 27
28.
SI Design Guide
for DDR2/3 PCB Termination ๊ด๋ จ @ Main Board DIMM ๋ด์ Clock input buffer์ ๊ทผ์ฒ์๋ differential line์ +/- ์ ๋ก๊ฐ์ ๋ณ๋ ฌ ์ ํญ์ด ์ฌ์ฉ๋๋ฏ๋ก, Main Board์์๋ ๋ณ๋์ Shunt Termination์ ํญ (100Ohm)์ ์ฌ์ฉํ์ง ์์ต๋๋ค. ๋ํ Reflection ์ผ๋ก ์ธํ Voltage/Timing Margin์ ๋ ํ๋ณดํ๊ธฐ ์ํด Buffer Strength์ Termination์ ์ต์ ํํ ํ์๊ฐ ์์ต๋๋ค. Main Board ์์ 100Ohm shunt termination์ ์ถ๊ฐ๋ก ์ ์ฉํ ๊ฒฝ์ฐ, DC IR drop์ด ๋ฐ์ํ์ฌ ํํ์ด ์์์ง๋ฏ๋ก DC์ ์ธ noise margin์ด ์ค์ด๋ค๊ฒ ๋ฉ๋๋ค. ์ ๋ก์ ๋ฐฐ์น Clock ์ ๋ก๋ ๊ธฐ์ค์ ํธ์ด๊ธฐ ๋๋ฌธ์, ๋ค๋ฅธ ์ ํธ๋ณด๋ค ๋ ์ธ์ฌํ๊ฒ ๋ฐฐ์น๋์ด์ผ ํฉ๋๋ค. Routing ์ฐ์ ์์ ๋ DDR2 Interface Signal๋ค ์ค์ ์ฒซ ๋ฒ์งธ์ด๋ฉฐ, ๋ถ๊ฐํผํ๊ฒ Impedance ๋ถ์ฐ์ ๊ตฌ๊ฐ์ด ๋ฐ์ํ ๊ฒฝ์ฐ, ์ด๊ฒ์ ์ต์ํํ์ฌ ์ค๊ณํ๋ ค๋ ๋ ธ๋ ฅ์ด ํ์ํฉ๋๋ค. (์ ์ ํ Uncoupled Region์ฐธ์กฐ) ์๊ธฐ ๊ทธ๋ฆผ์ ์ธ์ธต์ ๋ฐฐ์ ํ edge-to-edge coupled type์ Microstrip์ผ ๊ฒฝ์ฐ์ด๋ฉฐ, FR4 system์์ Physical Dimension์ด W=0.1mm, S=0.1mm, H(PCB Layer Stack ์ค, Prepreg Thickness)=0.1mm ์ผ ๊ฒฝ์ฐ, ์ฝ Single Zo๊ฐ 63Ohm ์ ๋๋ก ํ์ฑ๋๋ฉฐ, Zodd๊ฐ ์ฝ 50.5Ohm ์ ๋๋ก ํ์ฑ์ด ๋ฉ๋๋ค. (Zdiff=2*Zodd) 28
29.
์๋๋ 6์ธต ๊ธฐํ์
์๋ก์จ, 1์ธต ํน์ 6์ธต์ Differential Signal์ ์๊ธฐ์ ๊ฐ์ด Coupled Microstrip์ผ๋ก ๋ฐฐ์ ํ๊ณ , 2์ธต 5์ธต์ Reference Plane (GND)์ผ๋ก ๊ตฌ์ฑํ PCB Layer Stackup์ ์์ ๋๋ค. ์ด๋ฌํ stackup ๋ฐฉ๋ฒ์ 4๋ฒ์งธ ์ธต์ Power Plane Layer๊ฐ ๋ค์ด๊ฐ๊ธฐ ๋๋ฌธ์ Power(4th)-Ground(5th) Plane Pair์ ์ํ Power/Ground Impedance๋ฅผ ์ ๊ฐํ๋๋ฐ ๋์์ด ๋ฉ๋๋ค. ๋ํ ์ ๋ก๋ฅผ ๋ฐฐ์ ํ๋ 1,3,6์ธต์ ์ด๋ Layer์ ๋ฐฐ์ ์ ํด๋ Ground๋ฅผ reference plane์ผ๋ก ๊ฐ์ ธ๊ฐ ์ ์๊ณ , ์ธต๋ณ๋ก ๋ฐฐ์ ํญ (W ์ฝ 0.1mm)์ ๋ฐ๊พธ์ง ์์๋ ์ฝ 60์ด์ ์ผ์ ํ ํน์ฑ ์ํผ๋์ค๋ฅผ ๊ฐ๊ฒ ๋๋ค๋ ์ฅ์ ๋ ์์ต๋๋ค. ๋ฌผ๋ก ์ด๋ณด๋ค ๋ ๋ง์ stackup์ ์ฌ์ฉํ๋ฉด ๋น์ฐํ ๋ ์ข์ ๋ฐฐ์ ์ธต๊ณผ ์์ ์ ์ธ ์ ์ ํน์ฑ์ ๊ฐ์ง ์๋ ์์ง๋ง, ๋ณธ ์์์๋ BGA์ ์งง์ Ball Pitch์ ๋ํ ๊ตฌํ์ฑ๊ณผ ์๊ฐ์ ๊ฐ์ ๊ณ ๋ คํ 6์ธต (1.6T Bulk PCB) ์ ์๋ฅผ ๋ค๊ณ ์์ต๋๋ค. ํนํ ์์์ ์ ์ํ ๋ฐฉ๋ฒ์ DDR2 Interface์์ SI/PI/EMC์ ์ ๋ฆฌํ Layer Assign์์ ์ฐธ๊ณ ํ์๊ธฐ ๋ฐ๋๋๋ค. โป ์ฐธ๊ณ ๋ฌธํ: "Printed Circuit Board Design Techniques for EMC Compliance" Ch2. Section2.5 Layer Stackup Assignment 29
30.
SI Design Guide
for DDR2/3 PCB1pF Shunt Termination 200Ohm Shunt Termination Resistor ์ ๊ทธ๋ฆผ์ DDR2 Memory Module ๋ด์ Differential Clock ์ ๋ก์ Interconnection Topology (Multi-Drop)๋ฅผ ๋ํ๋ด๊ณ ์์ต๋๋ค. ์๋ ๊ทธ๋ฆผ์ 1. Interconnection Topology์ ๋นจ๊ฐ์ ๋ถ๋ถ์ Port๋ค (8 Multi port)์ ์ธ๊ฐํ๊ณ , 2. Full PCB๋ฅผ ์ฃผํ์ ์์ญ์ Filed Solver์ธ SIwave๋ก ํด์ํ ํ, 3. SPICE model์ ์ถ์ถํ์ฌ 4. Nexxim์์ Main Board์ clock interconnection topology ์ฐ๊ฒฐํ์ฌ SI์ ์ธ ํน์ฑ (667Mbps - Clock: 333MHz)์ ๋ถ์ ํ๋ ๊ณผ์ ์ Schematic์ผ๋ก ๋ํ๋ธ ๊ฒ์ ๋๋ค. SIwave์์ ๋ถ์๋ DDR2 Memory Module์ Clock Interconnection์ ๋ํ ํ๋ก Element ์์ ๊ฐ์ด PCB์ SPICE ๋ชจ๋ธ์ ๋ถ๋ฌ์จ ํ, IBIS ์ค์ ํ์ differential ์ ๋ ฅ์ ์ค์ ํ์ฌ, Differential input์์์ Clock ํํ์ ์๋์ ๊ฐ์ด ํด์ํด๋ณด์์ต๋๋ค. 30
31.
Layout ์์ Clock
trace ํ์์์ ํ์ธํ๋ฏ์ด, ๋ถ๊ธฐ (Multi Drop) ๊ตฌ์กฐ๋ก ๋ฐ์๋๋ Reflection Noise ๋ก ์ธํ์ฌ ๊ฐ ํํ๋ค์ edge๊ฐ ๊นจ๋ํ์ง๊ฐ ์๊ณ , non-monotonic response๊ฐ ๋ฐ์ํ๊ณ ์์ต๋๋ค. ์ด๋ฌํ Non-monotonic response๋ฅผ ์ํํ๊ธฐ ์ํด, Main Board Topology๋ฅผ ์๋ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด ๋ณ๊ฒฝํด ๋ณด์์ต๋๋ค. ์๋ ํ๋ก๋ DIMM Connector ๋ถ๊ทผ์ 5pF์ Shunt Capacitor๋ฅผ ์ถ๊ฐํ ๊ฒ์ ๋๋ค. 31
32.
SI Design Guide
for DDR2/3 PCB์ ๊ฒฐ๊ณผ์์ ๊ตต์ ํํ์ด 5pF์ Capacitor๋ฅผ ์ถ๊ฐํ ๊ทธ๋ํ์ธ๋ฐ, Non-monotonic response๊ฐ ์ค์ด ๋ค๋ฉด์ ํํ์ด ์ฝ๊ฐ ๊ฐ์ ๋ ๊ฒ์ ํ์ธํ ์ ์์ต๋๋ค. ๋ค๋ง Capacitor์ ์ถ๊ฐ๋ก ์ธํด Reference Event Time์ด ์กฐ๊ธ์ฉ ๋๋ ค์ง ์ ์๊ธฐ์, ์ ๋นํ trade-off๋ฅผ ํ๋ฉด์ ํ๋ํด์ผ ํฉ๋๋ค. (Buffer Strength์ BOM์ ๊ฒฐ์ ) ์ ๊ทธ๋ฆผ์ Clock Buffer Strength๋ฅผ ๋ณ๊ฒฝํด๊ฐ๋ฉด์ ํด์ํ ๊ฒฐ๊ณผ์ ๋๋ค. ์ด์ฒ๋ผ S/W ๋๋ H/W์ ์ผ๋ก ๋ด๋ถ์ Output Buffer์ Strength๋ฅผ ๋ณ๊ฒฝํ ์ ์๋๋ฐ, ์ผ๋ฐ์ ์ผ๋ก Output Buffer์ Strength๋ฅผ ๊ฐํ๊ฒ ํ ์๋ก Output Impedance๋ ์์์ง๋๋ค. ์ด๋ฐ ์์ผ๋ก ์ ํธ์ ์ธ๊ธฐ๋ฅผ ๋ณํ์ํด์ผ๋ก์จ slew rate๋ฅผ ํ๋ ํ ์ ์๋๋ฐ, Buffer Strength ์กฐ์ ์ Nexxim์ Import๋ Output buffer์ IBIS model์ "Model Selection" UI๋ฅผ ํตํด ๋ณ๊ฒฝํจ์ผ๋ก์จ ์์ฝ๊ฒ ํ์ธํด๋ณผ ์ ์์ต ๋๋ค. 32
33.
2-4. General Case
"2 DIMM": Address/CMD Line ์ค๊ณ (๋ถ๊ธฐ๊ตฌ์กฐ, 2T๋ชจ๋) Address/CMD ์ ๋ก ์ค๊ณ์ ์์ด์๋ 1T ๋ชจ๋์ 2T ๋ชจ๋์ ๊ฒฝ์ฐ๋ฅผ ๊ณ ๋ คํด์ผ ํ๋๋ฐ, ์ด๊ฒ์ Memory Controller์ DDR2 Interface Pin์ด ์ด๋ป๊ฒ ๊ตฌ์ฑ์ด ๋๋ ์ง์ ๊ด๋ จ์ด ์์ต๋๋ค. JEDEC์์ ์ ์ํ DDR2 DIMM Reference Design์ ์๋์ ๊ฐ์ด ๋ค์ํ ์ข ๋ฅ๊ฐ ์์ต๋๋ค. General Case์ 2 DIMM Interface ์, ๋ฉ๋ชจ๋ฆฌ ๋ชจ๋์ ๊ฐ๋ฐํ๋ ํ์ฌ์์๋ ์๋์ ๋ชจ๋ ์กฐํฉ์ ๋ํด ํธํ์ฑ์ ๊ฐ์ง๋๋ก ์ค๊ณํ์ฌ์ผ ํฉ๋๋ค. 33
34.
SI Design Guide
for DDR2/3 PCB Source: RAMpedia by Virtium Technology 34
35.
PCB์์์ Address/CMD ์ ๋ก๋ฅผ
์ค๊ณํ ๋๋, "Memory Controller"์์์ Address/CMD pin์ด Copy ์ ๋ฌด (Slot1, 2 ์ ์ฉ Pin)์ ๋ฐ๋ผ ํฐ ์ฐจ์ด๊ฐ ์์ต๋๋ค. ๋ง์ฝ, Memory Controller์ Address/CMD pin์ด ๊ฐ๊ฐ 1๊ฐ์ผ ๊ฒฝ์ฐ๋ผ๋ฉด, ์๋ ๊ทธ๋ฆผ์ฒ๋ผ, 2๊ฐ์ DIMM์ ๋ถ๊ธฐ์์ผ์ผ ํฉ๋๋ค. ํ๋์ Address/CMD pin์์ ๋์จ ์ ๋ก๋ DIMM 2๊ฐ์ ์ฐ๊ฒฐ๋๋ฉฐ, ์ด๋ ํ์ฅ์ ์ํ Slot2๋ก ์ธํด Slot1์๋ ๋ถํ์ํ stub๊ฐ ๋ฌผ๋ฆฌ์ ์ผ๋ก ๋ฐฐ์ ์ด ๋ฉ๋๋ค. ์ด๋ฌํ Stub1๊ณผ Stub2์ ๊ธธ์ด๋ฅผ ์ต์๋ก ํด์ผ ์ง๋ง Memory pin์์์ non-monotonic response๋ฅผ ์ค์ผ ์ ์์ต๋๋ค. ์์ ๊ฐ์ด ๋ถ๊ธฐ๋ ๊ฒฝ์ฐ ํ๋์ DIMM์ 9๊ฐ์ DDR2 ์นฉ์ด ์กด์ฌํ๋ค๋ฉด, ํ๋์ ์ ๋ก์ ์ด 18๊ฐ์ load (1DIMM๋น 9๊ฐ์ Receiver)๊ฐ ๊ฑธ๋ฆฌ๋ ์ ์ด ๋ฉ๋๋ค. ์ด๋ ๋งค์ฐ heavyํ load (IBIS๋ด์ Ccomp์ ๊ฐ์ด ์ฝ 1pF~3pF)๋ก์, address/CMD ์ ํธ๋ฅผ ์์ฑํ๋ driver ์ ํธ์ Power๊ฐ ์ปค์ผ์ง๋ง ์ ํธ์ ์์ด full-swingํ ์ ์๊ฒ ๋ฉ๋๋ค. ์ด ๋๋ฌธ์ ๋ถ๊ธฐ๊ตฌ์กฐ๋ฅผ ์ฌ์ฉํ๋ ๊ฒฝ์ฐ๋ 2T ๋ชจ๋๋ฅผ ์ฌ์ฉํ๋ ๊ฒ์ด ์ ๋ฆฌํ๋ฐ, ๋ง์ฝ 1T ๋ชจ๋๋ก ๋์์ํค ๋ฉด ISI (Inter Symbol Interference)๊ฐ ๋๋ฌด ์ฌํด์ ธ์ Valid Window๊ฐ ์๊ฒ ํ์ฑ๋์ด Timing margin ์ ํ๋ณดํ๊ธฐ๊ฐ ํ๋ค์ด์ง๋๋ค. ์ฌ๊ธฐ์ ๋ฐ์ํ๋ ISI๋ Multi-Giga bps์ Serial I/O์์์ฒ๋ผ ํ์ฑ๋๋ Conductive/Dielectric Loss ๋๋ฌธ์ด ์๋๋ผ, heavy load์ ์ํ fan-out ํ์์์ ๊ธฐ์ธํ๊ณ ์์ต๋๋ค. 35
36.
SI Design Guide
for DDR2/3 PCB๋ง์ฝ, Memory Controller์์ 2๊ฐ์ Address/CMD pin์ ์ ๊ณตํ๋ค๋ฉด, ๋ถ๊ธฐํ ํ์ ์์ด ๊ฐ๊ฐ์ DIMM ์ ํ๋์ฉ ๊ฑธ์ด์ฃผ๋ฉด ๋ฉ๋๋ค. ์ด ๊ฒฝ์ฐ๋ load๊ฐ ์๋์ ์ผ๋ก ๊ฐ๋ฒผ์์ง๊ธฐ ๋๋ฌธ์, ๊ฐ๋จํ๊ฒ 1T ๋ชจ๋๋ก ๋์ ์ํฌ ์ ์๊ฒ ๋ฉ๋๋ค. ์ฌ๊ธฐ์ ๋งํ๋ 1T ๋ชจ๋๋, 1์ฃผ๊ธฐ์ Clock ์ ํธ๋น 1๋ฒ์ Rising์์ Address/CMD ์ ํธ๊ฐ Sampling ๋๋ ๋ฐฉ๋ฒ์ ์๋ฏธํ๊ณ , 2T ๋ชจ๋๋ 2์ฃผ๊ธฐ์ Clock ์ ํธ๋น ๋น 1๋ฒ์ Rising์์ Address/CMD ์ ํธ๊ฐ Sampling๋๋ ๋ฐฉ๋ฒ์ ์๋ฏธํฉ๋๋ค. (์๋ ๊ทธ๋ฆผ ์ฐธ์กฐ) โป ์๊ธฐ ๊ทธ๋ฆผ์ Logic Timing Diagram์ด ์๋๋๋ค. ๋์ผํ Interconnect Topology๋ฅผ ๊ฐ์ง๋ Address/CMD ์ ํธ๊ฐ Pulse Width๋ฅผ ๋ค๋ฅด๊ฒ ๊ฐ์ ธ๊ฐ ๊ฒฝ์ฐ์ ๋ํ ๏ฆต์ ๋๋ค. 36
37.
์ ๊ทธ๋ฆผ์ ํ๋์
address/CMD ์ ๋ก๋ฅผ ์ด์ฉํ์ฌ 2๊ฐ์ DIMM์ Mountํ์ ๋์ SI๋ถ์ ์ฌ๋ก ์ ๋๋ค. DIMMํ๋ ๋น 9๊ฐ์ DDR2 Address/CMD receiver๋ค์ด ์กด์ฌํ๋ ๊ฒฝ์ฐ์ด๋ฉฐ, ์ด๊ฒ์ 667Mbps Speed grade์ ๋ํด 1T ๋ชจ๋๋ก ๋์์ํค๋ฉด, Address/CMD ์ ํธ๋ 167MHz๋ก ๋์ํ๊ฒ ๋๋ฉฐ ์ฃผ๊ธฐ๋ ์ฝ 6nsec๊ฐ ๋๊ณ , PW๋ ์ฝ 3nsec์ ๋๊ฐ ๋ฉ๋๋ค. 1T Mode @ Single ADD/CMD BUS Pulse Width = 3nsec @ 667Mbps ์์ Eye Diagram ํด์ ๊ฒฐ๊ณผ๋ฅผ ๋ณด๋ฉด, ๋ถ๊ธฐ๊ตฌ์กฐ์ ๋ํด 1T ๋ชจ๋๋ก ๋์ ์์๋ Load๊ฐ ๋๋ฌด Heavy ํด์ ISI๊ฐ ์ฌํด์ง ๊ฒ์ ์ ์ ์์ต๋๋ค. ์ด ๊ฒฝ์ฐ ์ฐ์์ Switchingํ๋ Bit Sequence๊ฐ ๋ฐ์๋๋ฉด ์ ๋๋ก Voltage Swing์ด ๋์ง ์๊ฒ ๋๊ณ , ๊ฒฐ๊ณผ์ ์ผ๋ก ์์ ๊ฐ์ด Eye Window๊ฐ ์์์ง๊ณ Timing/ Voltage Noise Margin์ ํ๋ณดํ ์ ์๊ฒ ๋ฉ๋๋ค. 37
38.
SI Design Guide
for DDR2/3 PCB2T MODE @ Single ADD/CMD BUS Pulse Width = 6nsec @ 667Mbps ์์ ํด์๊ฒฐ๊ณผ๋, ๊ฐ์ ๋ถ๊ธฐ๊ตฌ์กฐ์์ 2T ๋ชจ๋๋ก ๋์์ํจ ๊ฒฝ์ฐ์ Eye Diagram ๊ฒฐ๊ณผ์ ๋๋ค. 2T ๋ชจ๋ ๊ฐ ๋๋ฉด์ PW๊ฐ 2๋ฐฐ์ธ 6nsec๋ก ๋์ด๋ฌ๊ธฐ ๋๋ฌธ์, ์ฐ์์ ์ธ Bit์์๋ ๊ฑฐ์ Full Swing์ ํ ์ ์๊ฒ ๋์์ต๋๋ค. ๊ฒฐ๊ณผ์ ์ผ๋ก ISI์ ์ํ ์ํฅ์ด ์กฐ๊ธ ๋๊ฐ๋จ์ผ๋ก์จ, Eye Valid Window๊ฐ ์ฝ 3nsec์ ๋ ํ๋ณด๋๋ ๊ฒ์ ๋ณผ ์ ์์ต๋๋ค. ์๊ธฐ Topology์ ๊ฐ์ด, Main Board์ DIMM 1๊ทผ์ฒ์ 10pF์ง๋ฆฌ Capacitor(Option)๋ฅผ ์ถ๊ฐํ ๊ฒฝ์ฐ, 38
39.
Termination scheme์ด ๊ฐ์ ๋จ์
๋ฐ๋ผ ์ฝ 150psec์ ๋ Eye Window๊ฐ ๋ ์ปค์ง ๊ฒ์ ์ ์ ์์ต๋๋ค. ์ด๋ ๋ฏ Main Board ์์ Interconnect Topology ๋ฐ BOM ๊ฒฐ์ ์ ์ํด Address/CMD ์ ๋ก์ ์ ํธ ํ์ง์ ๊ฐ์ ํ ์ ์๋๋ฐ, ์ด๋ฌํ ์์ ์ Pre Layout SI simulation์ด๋ผ๊ณ ํฉ๋๋ค. (ํ๋ก๋๋ฅผ ์์ฑํ ๊ฒฝ์ฐ, ์์ ์ ์ธ ํ์ง์ BOM์ ๊ฒฐ์ ํ ์ ์์ต๋๋ค.) ๋ง์ง๋ง์ผ๋ก Buffer Strength๋ฅผ ๊ฐํ์์ผ๋ณธ ํด์๊ฒฐ๊ณผ๋ฅผ ์ดํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. 2T MODE + 10pF + Buffer Strength (1.8V sstl class1 12mA) 39
40.
SI Design Guide
for DDR2/3 PCB๊ธฐ์กด์ Buffer Strength (8mA)๋ณด๋ค ์ข ๋ ์ผ 12mA์ Buffer Strength๋ฅผ ๊ฐ์ง IBIS model๋ก ๊ต์ฒดํ ๊ฒฐ๊ณผ๋ฅผ ๋ณด๋ฉด (Memory Controller๊ฐ SSTL Class2์ง์ ์, Buffer Strength๋ 20mA๊น์ง ๋์ผ ์ ์์ต ๋๋ค.), ์ด์ ๊ฒฐ๊ณผ๋ณด๋ค Eye window๊ฐ 750ps ์ ๋ ๋ ์ปค์ง ๊ฒ์ ์ ์ ์์ต๋๋ค. (Nexxim ๋ด IBIS Model Selector UI๋ฅผ ํ์ฉ) 2T MODE + 10pF + Buffer Strength (1.8V sstl class1 12mA) ์ ๊ทธ๋ฆผ์ ์ง๊ธ๊น์ง ์ ์ฉ๋ ๋ถ๊ธฐ๊ตฌ์กฐ์ Address/CMD ์ ๋ก์ ๋ํด ๊ฐ์ข ํ๋์ ๊ฑฐ์น ํ์ Timing Diagram ๋ถ์์ ๋๋ค. Clock๊ณผ Address/CMD์ Waveform์ ๊ฐ์ด Simulationํจ์ผ๋ก์จ, Propagation Delay๋ผ๋๊ฐ, Reflection์ ์ํ Timing Margin๊ฐ์ ๊ฒ๋ค์ Post Layout (DIMM)+Pre Layout (Main Board) Simulation์ ํตํด ํ์ธํด๋ณผ ์ ์์ต๋๋ค. Timing ๋ถ์์ ํ ๊ฒฝ์ฐ, Receiver์ธ DDR2 Memory์ Address/CMD Input Buffer์์์ Setup/Hold Time์ ํ์ธํด์ผ ํ๋ฉฐ, ์ด๊ฒ์ ์๊ธฐ Valid Before/After๋ก๋ถํฐ ๊ฐ๊ฐ ๋นผ์ ๋จ๋ ๋ถ๋ถ์ด Setup/Hold Margin์ด ๋ฉ๋๋ค. ์๊ธฐ ๊ทธ๋ฆผ์์๋ Pre Layout๋ Main Board์ Clock ๊ธธ์ด๊ฐ Memory๋ณด๋ค ์๋นํ ๊ธธ๊ฒ ๋ฐฐ์ ๋์ด Hold Margin์ด ์ ๊ฒ ํ์ฑ๋๋ ์๋ฅผ ๋ํ๋ด๊ณ ์์ต๋๋ค. ์ด ๋ Clock Delay (DLL setup) ๋ Address/CMD Pulse width์ 1/2์ ๋๋ค. 40
41.
2-5. General Case
"2 DIMM": Ctrl Line ์ค๊ณ (1T mode Address/CMD ์ค๊ณ) Ctrl ์ ๋ก๋ Address/CMD์ ๋ฌ๋ฆฌ ํญ์ 2๊ฐ์ pin์ด ๊ฐ๊ธฐ ๋ค๋ฅธ DIMM์ load๋ก ํ๊ธฐ ๋๋ฌธ์, 1T ๋ชจ๋๋ง ์ฌ์ฉํด๋ ๋ฌด๋ฐฉํฉ๋๋ค. ์ด ๊ฒฝ์ฐ๋ ๋ถ๊ธฐ๊ตฌ์กฐ ์์ด 2๊ฐ์ pin์ด ๊ฐ๊ฐ์ DIMM์ ์ฐ๊ฒฐ๋๋ Address/CMD ์ ๋ก์ 1T ๋ชจ๋ ๋์์ ๊ฒฝ์ฐ์ ์ค๊ณ๋ฐฉ๋ฒ์ด ๋์ผํฉ๋๋ค. 41
42.
SI Design Guide
for DDR2/3 PCB์์ ๊ทธ๋ํ์์ ๋ณด์ฌ์ง๋ฏ์ด, Valid Window๋ ์ฝ 1.39nsec ์ ๋๊ฐ ๋์ค์ง๋ง Voltage Noise Margin์ด ๋ณ๋ก ์๋ ์ํฉ์ ๋๋ค. ์ด๋ฐ ๊ฒฝ์ฐ Pre Layout ํด์์ ํตํด ํจ๊ณผ์ ์ผ๋ก ๊ฐ์ ํ ์ ์์ผ๋ฏ๋ก, SSN๊ณผ Crosstalk์ ์ํ ์ํฅ์ด ์ค์ฒฉ์ด ๋ ๊ฒฝ์ฐ๋ฅผ ๋๋นํด์ ๋ ํฐ Voltage Noise Margin์ ํ๋ณดํ๋๋ก ํด๋ณด๊ฒ ์ต๋๋ค. ์ฌ๊ธฐ์ 2T ๋ชจ๋ ํ๋ ๋์ ๋ง์ฐฌ๊ฐ์ง๋ก, ์์ ๊ฐ์ด 10pF์ง๋ฆฌ Capacitor๋ฅผ ์ถ๊ฐํ์์ต๋๋ค. ์ ๊ทธ๋ํ์ ๊ฒฐ๊ณผ๋ฅผ ํตํด Reflection Noise๊ฐ ๋ค์ ์ํ๋๋ฉด์ Valid Window๊ฐ 400ps ์ ๋ ๋ ์ปค์ง ๊ฒ์ ์ ์ ์์ผ๋ฉฐ, ์ ์๋์ Noise Margin๋ ๋์ด๋ฌ์ต๋๋ค. ์ด๋ ๋ฏ Nexxim์ ์ด์ฉํ SI ์๋ฎฌ๋ ์ด์ ์ ํตํด Option discrete component๊ฐ ์ด๋ ํ ๋ถ๋ถ์ ๊ฐ์ ํ ์ ์๋์ง ๋ฏธ๋ฆฌ ์์ธกํด๋ณผ ์ ์๊ฒ ๋ฉ๋๋ค. 42
43.
1T Mode ADD/CMD
and Control Signals (with 20pF capacitor) ์ ๊ทธ๋ํ๋ ๋ถ๊ธฐ๊ตฌ์กฐ๊ฐ ์๋ 1T ๋ชจ๋์ Ctrl/Address/CMD ์ ๋ก์ Timing Diagram ๋ถ์ ๊ฒฐ๊ณผ์ ๋๋ค. ์ ๋นํ ์ ๋ก ์ค๊ณ์ ํ๋์ ํตํ์ฌ Valid Window๋ฅผ ํ๋ณดํ์๊ณ , ๊ทธ์ ๋ฐ๋ผ ์์ ์ ์ธ ๋์์ด ๊ฐ๋ฅํ๋๋ก ์ถฉ๋ถํ Setup/Hold Margin์ด ํ๋ณด๋์์์ ์ ์ ์์ต๋๋ค. ์ด ๋ ์ญ์ 2T ๋ชจ๋์ ๋ง์ฐฌ๊ฐ์ง๋ก Clock์ Ctrl/Address/CMD ์ ํธ์ Center Align์ ์ํ DLL ๊ฐ์ ์ฌ์ฉํ ๊ฒฐ๊ณผ์ ๋๋ค. 43
44.
SI Design Guide
for DDR2/3 PCB 2-6. General Case "2 DIMM" : DM/DQS/DQ ์ค๊ณ DDR2 SDRAM๋ถํฐ๋ ์นฉ ๋ด๋ถ์ Termination ์ ํญ์ ์ฅ์ฐฉํ๊ณ ์กฐ์ ํ๋ ODT(On-Die Termination) Technology๋ฅผ ์ ์ฉํ๊ณ ์์ต๋๋ค. ๊ทธ๋์ DATA Group Signal์ Interface์ ์์ด์ ๊ฐ์ฅ ๋จผ์ ํ์ธ ํ์ ์ผ ๋ ์์ ์ ์ฌ์ฉํ Memory Controller๊ฐ ODT Technology๋ฅผ ์ฑํํ๊ณ ์๋๊ฐ ์ ๋๋ค. ์๋์ Table๋ค์ Controller์ DDR2 ์นฉ ๋ชจ๋ ODT๊ฐ ์์ ๊ฒฝ์ฐ์ ODT์ค์ ๋ฒ์ ๋๋ค. On-Board ์์๋ Data๊ฐ ๋ถ๊ธฐ๋๋ ๊ฒฝ์ฐ์๋ Table๋ถ์์ด ๋ฐ๋์ ํ์ํฉ๋๋ค๋ง, Data ์ ํธ๊ฐ Point-to-Point๋ก ์ฐ๊ฒฐ๋๋ ๊ฒฝ์ฐ์๋ ๋ณ๋์ Table๋ถ์์ด ํ์ํ์ง ์์ต๋๋ค. 44
45.
Signal Write Mode
Operation 1R/2R Slot1 Operation ๊ฐ๊ฐ์ DIMM์ SDRAM์ด Single Side์๋ง ์กด์ฌํ๋ ๊ฒฝ์ฐ, ์ฒซ๋ฒ์งธ DIMM์ผ๋ก Memory Controller ์์ Writeํ๋ ๊ฒฝ์ฐ์ ๋ํ Simulation์ ๊ฐ์ ํด๋ณด๊ฒ ์ต๋๋ค. ์ด Simulation ์ฌ๋ก์ ์ฌ์ฉ๋ Memory Controller๋ ODT Technology๋ฅผ ์ ์ฉํ๊ณ ์์ง ์๊ธฐ ๋๋ฌธ์, Read Mode Operation์ ์ํ ๋ฌผ๋ฆฌ์ ์ธ Parallel Termination (0.9V Pull-up Resistor)์ด Memory Controller ๊ทผ์ฒ์ ์์ต๋๋ค. 45
46.
SI Design Guide
for DDR2/3 PCB์ ๊ทธ๋ํ๋ DIMM2์์ ODT๋ฅผ 50์ด์ผ๋ก ์ ์ฉํ๊ณ ์์ ๋์ DIMM1 DQ signal์ ๋ํ Eye-Diagram ์ผ๋ก์, 1.26ns์ Eye window๊ฐ ์ ๋นํ ํ๋ณด๋๊ณ ์๋ ๊ฒ์ ์ ์ ์์ต๋๋ค. ๊ทธ๋ฌ๋ ๋ง์ฝ DIMM2์ ODT๋ฅผ Disableํ๊ฒ ๋๋ฉด, termination๋์ง ์์ DIMM2์ชฝ ์ ๋ก๊ฐ Open-Stub ์ด ๋์ด๋ฒ๋ฆฌ๋ฉด์ ๊ทธ ์ํฅ์ผ๋ก DIMM1์ Data Input Buffer์์๋ Non-monotonic response๊ฐ ๋ฐ์ ํ๊ฒ ๋ฉ๋๋ค. ์์ ๊ฐ์ด Eye window๊ฐ 1.26ns์์ 0.81ns๋ก ๋ฌด๋ ค 450psec๋ ์ํด๋ฅผ ๋ณด๊ฒ ๋๋ฉด์ Timing Margin์ ํ๋ณดํ๊ธฐ ์ด๋ ค์์ง๋๋ค. ์ด ๊ฐ๋จํ ์ฌ๋ก๋ฅผ ํตํด, ์ฌ์ฉํ์ง ์๋ DIMM์ ODT์ ์ค์ ์ฌ๋ถ๊ฐ ์ ํธํ์ง์ ์ผ๋ง๋ ํฐ ์ํฅ์ ์ฃผ๋์ง ์ ์ ์์ต๋๋ค. ๋ํ ๋ฌผ๋ฆฌ์ ์ธ ํ์ฅ Slot์ด ์๋ ๊ฒฝ์ฐ, ํ๋์ DIMM๋ง ์ฌ์ฉํ์ฌ DUAL Channel์ ๊ตฌ์ฑํ์ง ์์ ๊ฒฝ์ฐ๋ ์๊ธฐ์ ๊ฐ์ ํ์์ด ๋ํ๋ฉ๋๋ค. 46
47.
์ ๊ทธ๋ํ๋ Single-Ended
DQS๋ฅผ ์ฌ์ฉํ ๊ฒฝ์ฐ์ DQ์ Timing ๋ถ์ ๊ฒฐ๊ณผ๋ก์, Valid Before, Valid After๊ฐ ์ถฉ๋ถํ ํ๋ณด๋์ด Setup/Hold margin๋ ์ถฉ๋ถํ ํ๋ณด๋ ๊ฒฐ๊ณผ๋ฅผ ๋ณด์ฌ์ฃผ๊ณ ์์ต๋๋ค. ์์ ์์์๋ Driver์ชฝ์ Jitter๋ฅผ ์ถ๊ฐํ Simulation ๊ฒฐ๊ณผ๋ผ์ Receiver์์๋ ๋ง์ ์์ Jitter๊ฐ ๋ฐ๊ฒฌ๋๊ณ ์๋๋ฐ, Valid Before/After๋ฅผ ๊ณ์ฐํ ๋๋ ์ด๋ฌํ Jitter ๋ถ๋ถ์ ๋นผ์ผ ํ๋ค๋ ๊ฒ์ ๋ณด์ฌ์ฃผ๊ณ ์์ต๋๋ค. 47
48.
SI Design Guide
for DDR2/3 PCB์ด๋ฒ์๋ DIMM์์ Memory Controller ์ชฝ์ผ๋ก ๋ฐ์ดํฐ๋ฅผ ์ ์กํ๋ ๊ฒฝ์ฐ, ์ฆ Controller๊ฐ readํ๋ ๊ฒฝ์ฐ๋ฅผ ๋ถ์ํด ๋ณด๊ฒ ์ต๋๋ค. DIMM2์์ ODT 50Ohm ์ค์ ํ์ ๊ฒฝ์ฐ DIMM1์์ Memory Controller๋ก Drivingํ๋ ๊ฒฝ์ฐ์๋, ์ฌ์ฉํ์ง ์๋ DIMM2๋ ODT 50Ohm์ผ๋ก ์ค์ ๋์ด ์์ด์ผ ์์ ๊ฐ์ด ์ฝ 1.38ns์ ๋์ Valid Window๋ฅผ ํ๋ณด๋ฅผ ํ ์ ์์ต๋๋ค. ๋ง์ฝ ์ด ๋ DIMM2์์ ODT๋ฅผ ์ฌ์ฉํ์ง ์๋๋ค๋ฉด, ์๋์ ๊ฐ์ด Eye Diagram์ด ๋ณํํ๊ฒ ๋ฉ๋๋ค. 48
49.
DIMM2์์ ODT disable
์ค์ ํ์ ๊ฒฝ์ฐ DIMM2์์ ODT๊ฐ Disable๋์ด ์์ ๊ฒฝ์ฐ์๋ Open-Stub์ ์ํ Multiple Reflection์ผ๋ก ์ฝ ์์ ๊ฐ์ด 200ps์ ๋์ Valid Window๊ฐ ๊ฐ์๋์์ต๋๋ค. DIMM์ผ๋ก writeํ๋ ๊ฒฝ์ฐ๋ณด๋ค๋ ODT disable์ ์ํ ์์ค์ด ์ ๊ธด ํ์ง๋ง, ์ด์จ๋ ์ค์ํ ์ฌ์ค์ read ๋ชจ๋์ด๊ฑด write ๋ชจ๋์ด๊ฑด ๊ฐ์ controller์ DIMM ๊ฐ์ ํต์ ์ค์๋ ์ฌ์ฉํ์ง ์๋ ๋๋จธ์ง DIMM์ ๋ํด ODT๋ฅผ ์ ์ ์ฉํด์ผ ๋ถํ์ํ ๋ฐ์ฌ์ ์์ค์ ์ต์ํํ ์ ์๋ค๋ ์ ์ ๋๋ค. DIMM2์์ ODT 50Ohm์ผ ๊ฒฝ์ฐ, MC์ชฝ Parallel Termination Rt์ Sweep 49
50.
SI Design Guide
for DDR2/3 PCB์์ ๊ทธ๋ฆผ์ Memory Controller์ชฝ์ Rt Parallel Termination์ ๊ฐ์ ์ฌ๋ฌ ๊ฐ์ง๋ก ์ ์ฉํด๋ณธ ๊ฒฐ๊ณผ ์ ๋๋ค. ์ด๋ฌํ ์ธ๋ถ์ Rt๋ Memory Controller๊ฐ ODT๋ฅผ ์ฌ์ฉํ์ง ์์ ๊ฒฝ์ฐ ์ ์ฉ๋๋๋ฐ, ๊ฐ์ด ๋๋ฌด ์์ ๊ฒฝ์ฐ์๋ Voltage Noise Margin์ด ํ๋ณด๋์ง ์์ต๋๋ค. ๋ณด๋ผ์ ํํ์ Rt๊ฐ 55์ด์ผ ๊ฒฝ์ฐ์ธ๋ฐ, ๊ฒจ์ฐ 75mV์ ๋ ๋ฐ์ Noise Margin์ด ํ๋ณด๋์ง ์๊ณ ์์ผ๋ฉฐ, ์ด๋ ๊ฒ SSN๊ณผ Crosstalk์ด ์ค์ฒฉ์ด ๋๋ฉด ์ถฉ๋ถํ Margin์ ๊ฐ์ง๋ ์ค๊ณ๋ฅผ ํ ์ ์์ต๋๋ค. ๋ฐ๋ฉด 120์ด์ธ ๊ฒฝ์ฐ ์ฝ 217mV ์ ๋์ Noise Margin์ด ํ๋ณด๋๋ ๊ฒ์ ๋ณผ ์ ์๋๋ฐ, ์ด์ฒ๋ผ ํญ์ 100Ohm ์ด์์ ๊ฐ์ ์ฑํํ๋ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. ์ด์ ๊ฐ์ด Designer/Nexxim์์๋ DIMM๊ณผ ์ฐ๊ณํ Pre Layout SI simulation์ ํตํด ์ ์ ํ Rt๊ฐ์ ์ฉ์ดํ๊ฒ ๊ฒฐ์ ํ ์ ์์ต๋๋ค. ์ ๊ทธ๋ํ๋ Single-Ended DQS๋ฅผ ์ฌ์ฉํ ๊ฒฝ์ฐ์ DQ์ Timing ๋ถ์ ๊ฒฐ๊ณผ๋ก์, Valid Before, Valid After๊ฐ ์ถฉ๋ถํ ํ๋ณด๋์ด Setup/Hold margin๋ ์ถฉ๋ถํ ํ๋ณด๋ ๊ฒฐ๊ณผ๋ฅผ ๋ณด์ฌ์ฃผ๊ณ ์์ต๋๋ค. ์์ ์์์๋ Driver์ชฝ์ Jitter๋ฅผ ์ถ๊ฐํ Simulation ๊ฒฐ๊ณผ๋ผ์ Receiver์์๋ ๋ง์ ์์ Jitter๊ฐ ๋ฐ๊ฒฌ๋๊ณ ์๋๋ฐ, Valid Before/After๋ฅผ ๊ณ์ฐํ ๋๋ ์ด๋ฌํ Jitter ๋ถ๋ถ์ ๋นผ์ผ ํ๋ค๋ ๊ฒ์ ๋ณด์ฌ์ฃผ๊ณ ์์ต๋๋ค. 50
51.
SUMMARY: General Case์
2 DIMM Design ๋ง์ง๋ง์ผ๋ก DDR2์ ๊ฐ์ Source Synchronous Timing Method๋ฅผ ์ฌ์ฉํ๋ High Speed Parallel I/O ์์ ๊ณ ๋ คํด์ผ ํ ์ฌํญ๋ค์ ์๋์ ๊ฐ์ต๋๋ค. 1. Clock์ ๊ธธ์ด์ ์๊ฑฐํ Address/CMD/Ctrl/DataStrobe ์ ๋ก Skew๊ด๋ฆฌ 2. Data Group (DM, DQ, DQS)์์ Strobe ๊ธธ์ด์ ์๊ฑฐํ Data/Data Mask ์ ๋ก Skew๊ด๋ฆฌ 3. Buffer Strength์ Termination์ ์ต์ ํ 4. SDN (Signal Delivery Network) ๊ธ์ ์ง์ ์ ๊ณต์ง์ด๋ Return Current Path์ ๊ฒฐํจ์ ๊ฑฐ. 5. PDN (Power Delivery Network) Low Impedance Profile 6. SSN๊ณผ Crosstalk์ ์ต์ํ 7. Register Setup (Buffer Strength, Delay, ODT ๋ฑ)์ด ์ฌ๋ฐ๋ฅธ๊ฐ? ์ด๋ฌํ ์ฌํญ๋ค์ ์ ํ์ธํ๋ฉด์ PCB๋ฅผ ์ค๊ณํจ์ผ๋ก์จ, DDR2 Read/Write Test์ Logical Malfunction์ ์๋ฐฉํ ์ ์์ ๊ฒ์ ๋๋ค. 51
52.
SI Design Guide
for DDR2/3 PCB 2-7. On-board: Clock Line ์ค๊ณ 32M x 16bit DDR2 4 memory interface Example ๋ณธ ํํธ์์๋ ์๊ธฐ์ ๊ฐ์ด On-Board DDR2 Interface์์ ๊ฐ์ฅ ๋ง์ด ์ฌ์ฉ๋๋ 32M 16bit DDR2 4 Memory์ PCB์ค๊ณ ๋ฐฉ๋ฒ์ ๋ํ ์๋ฅผ ์๊ฐํ๊ณ ์ ํฉ๋๋ค. ์ฐ์ General Case 2 DIMM PCB ์ค๊ณ์ ๋ง์ฐฌ๊ฐ์ง๋ก, PCB์ ์ ์กฐ๋จ๊ฐ๋ฅผ ์ค์ด๊ธฐ ์ํด์ 6 Layer Stackup์ ๊ถ์ฅํฉ๋๋ค. ๋ง์ฐฌ๊ฐ์ง๋ก ๊ฐ์ฅ ๋จผ์ ํ์ธํด์ผ ํ ๋ถ๋ถ์ Termination์ผ๋ก์, Memory Controller์์ ODT๋ฅผ ํ์ฉํ ์ ์๋์ง๋ฅผ ํ์ธํด์ผ ํฉ๋๋ค. (DDR2 Interface ๊ด๋ จ ๋ถ๋ถ์ด๋ฏ๋ก, Data Group Signal๋ค์ ๋ํ ํ์ธ์ด ํ์) Clock Signal์ ์ผ๋ฐ์ ์ผ๋ก Memory Controller์ 2์์ Clock Output Buffer๊ฐ ์กด์ฌํ๊ธฐ ๋๋ฌธ์ ์๋์ Topology๊ฐ ํํ ์ฐ์ด๊ฒ ๋๋๋ฐ, ์ฌ๊ธฐ์๋ ์ฌ๋ฌ ๊ฐ์ง Termination ๋ฐฉ๋ฒ์ด ์กด์ฌํฉ๋๋ค. CLK0_Positive Input Buffer CLK0_Positive Output Buffer (non-inverting) CLK0_Negative Output Buffer (inverting) (non-inverting) CLK0_Negative Input Buffer (inverting) Branch Point 52
53.
์ด์ ๊ฐ์ Topology์์
์ ๋ก๊ฐ ๋ถ๊ธฐ๊ฐ ๋๋ ๋ถ๊ธฐ์ ์ ์ต๋ํ Memory IC ๊ทผ์ฒ์ ์กด์ฌํด์ผ ํฉ๋๋ค. ๋๋ถ๋ถ์ DDR2/3 Application Note์์๋ "Balanced T Branch"๋ฅผ ๊ถ์ฅ์ ํ๊ณ ์๋๋ฐ, ์ด์ฒ๋ผ ์๋์ ๊ฐ์ Design Rule์ ํ๋ณดํ ํ์๊ฐ ์์ต๋๋ค. Clock Line์ ์ ์ฒด์ ์ธ ๋ฌผ๋ฆฌ์ ๊ธธ์ด๋ 50mm~75mm ์ ๋๋ก ์ค์ ํฉ๋๋ค. (Bulk 6์ธต ๊ธฐํ์์ 3๊ฐ์ ๋ฐฐ์ ์ธต์ ํ์ฉํ์ฌ 2๊ฐ์ Memory์ Routingํ ๊ฒฝ์ฐ) DIMM์ ๊ฒฝ์ฐ์ ๋ง์ฐฌ๊ฐ์ง๋ก ์ ๋ก๊ธธ์ด๊ฐ ๋๋ฌด ์งง์ผ๋ฉด, DFM์ ์ํ Decap ๋ฐ Source/End Termination์ ์ ์ฉํ๊ธฐ ์ํ ๊ณต๊ฐ์ด ๋ถ์กฑํด์ ธ์ Parallel I/O ์ ํธ๋ค ๊ฐ์ Skew๋ฅผ Tightํ๊ฒ ๊ด๋ฆฌํ ์ ์์ต๋๋ค. ๋ฐ๋๋ก ๋๋ฌด ๊ธธ ๊ฒฝ์ฐ, Channel Length์ ์ฆ๊ฐ๋ก ๋ฐ์ํ ISI์ Parallel Length์ ์ฆ๊ฐ๋ก ์ธํ Crosstalk ๋ก ์ธํด SI ํน์ฑ์ด ๋๋น ์ง ์ ์์ผ๋ฉฐ, ์ ํ๊ฐ ๊ฐ/๊ฐ์๋๋ Loop Size์ ์ฆ๊ฐ๋ก ์ธํด EMIํน์ฑ์ด ๋์๊ฒ ๋ํ๋ ์ ์์ต๋๋ค. ์ ๊ทธ๋ฆผ์์๋ Stub1, 2์ ๊ธธ์ด๋ฅผ ์ฝ 15mm์ด๋ด์์ ๊ด๋ฆฌํ๋ ๊ฒ์ ๊ถ์ฅํ๋๋ฐ, ์ด ๊ธธ์ด๊ฐ ์ฆ๊ฐํ ๊ฒฝ์ฐ Input Buffer์์ ์ ์ํํ์ Rising/Falling์์ Non-monotonic response๊ฐ ์ฆ๊ฐํ๊ธฐ ๋๋ฌธ ์ ๋๋ค. ๋ํ ์์ ์์์๋ Driver-Receiver๊ฐ ์ ๋ก ๊ธธ์ด๊ฐ (Digital ์ ํธ์ Knee Frequency์ ๋ํ Wavelength๊ธฐ์ค์ผ๋ก) ํ์ฅ์ 1/20๋ณด๋ค ๊ธธ์ด์ก๊ธฐ ๋๋ฌธ์, ๋ฐ๋์ Series ํน์ parallel termination์ด ํ์ํด์ง๋๋ค. 53
54.
SI Design Guide
for DDR2/3 PCB์ฐ์ , Termination์ด ์๋ ๊ฒฝ์ฐ Input Buffer์์์ Differential Voltage Waveform์ด ์ด๋ป๊ฒ ๋๋์ง ๊ด์ฐฐํด ๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. (Trace Width=0.12mm, Spacing Between Diff. pair = 0.1mm) Output Buffer = Diff. SSTL Class1 8mA (Altera FPGA) (Output Impedance = 25.7 Ohm) ์์ ๊ฒฐ๊ณผ์ฒ๋ผ termination์ด ์์ผ๋ฉด ๊ณผ๋ํ Overshoot/Undershoot์ด ๋ฐ์ํ๊ณ , ์ด๋ก ์ธํด EOS (Electrical Overstress)๋ ๋ฌผ๋ก , ์ ํธ๋ฐ์ฌ์ ์ํ ์ ํ์ ๊ฐ๊ฐ์์ด ๋ฐ์ํ์ฌ EMI ํน์ฑ์ด ๋๋น ์ง๊ฒ ๋ฉ๋๋ค. ์ด๋ฌํ ํน์ฑ์ ๊ฐ์ ํ๊ธฐ ์ํด, Output Buffer์ ๊ทธ๊ฒ์ ๋ฐฐ์ ํ Transmission Line์ ํน์ฑ์ ๊ณ ๋ คํ์ฌ ์ฌ๋ฌ ๊ฐ์ง ๋ฐฉ๋ฒ์ผ๋ก Termination์ ์ ์ฉํด๋ณผ ์ ์๋๋ฐ, ํฌ๊ฒ 3๊ฐ์ง์ termination topology ๊ฐ ์กด์ฌํฉ๋๋ค. 54
55.
1) Series Termination์
์ฌ์ฉํ ๊ฒฝ์ฐ (667Mbps, Clock Frequency = 333MHz) Coupled Transmission Line์ Zodd๊ฐ ์ฝ 49.1Ohm์ด๊ณ , Output Buffer์ Output Impedance๊ฐ ์ฝ 25.7Ohm์ด๋ฏ๋ก, 23.4Ohm์ Series Damping์ ํญ์ ์ฌ์ฉํ ๊ฒฝ์ฐ, VIH=+250mV VIL=-250mV ์์ ๊ฐ์ ๊ฐ๋จํ Series Termination์ ์ฅ์ ์, Overshoot/Undershoot์ ์ํ RF Spectrum์ ์ต์ํํ ์ ์์ผ๋ฉด์๋ DC ์ ๋ ฅ์๋ชจ๊ฐ ๊ฑฐ์ ์๋ค๋ ์ ์ ๋๋ค. ๋ํ, ์ ๋ก๋ฅผ Routingํ ๋ ์ต๋ํ ๋์นญ์ ์ ์งํ ์ ์์ต๋๋ค. (์ด๋ฌํ Uncoupled Region์ ์ต์ํ๋ Memory Controller ์ ์ฒด์์ Logic ์์ ์ฑ์ ์ํด์ ์ถ์ฒํ๋ ๋ฐฉ๋ฒ์ด๊ธฐ๋ ํฉ๋๋ค) ๋จ์ ์ผ๋ก๋, Input Buffer์ Differential Logic Threshold ์ ์์ด ์ฝ ยฑ250mV ๋ฐ์ ์๋จ์๋ ๋ถ๊ตฌํ๊ณ ๊ณผ๋ํ๊ฒ ํฐ Voltage Swing์ ํด๋ฒ๋ ค์, EMIํน์ฑ์ด ๋๋น ์ง ์ ์๋ค๋ ์ ์ ๋๋ค. 55
56.
SI Design Guide
for DDR2/3 PCB 2) Parallel(Shunt) Termination (Balanced)์ ์ฌ์ฉํ ๊ฒฝ์ฐ (667Mbps, Clock Frequency = 333MHz) ์์ Topology๋ ์์ชฝ receiver์ shunt termination (Rt=100 Ohm)์ ์ ์ฉํ ๊ฒฝ์ฐ์ด๋ฉฐ, ์ด์ ๋ฐ๋ฅธ Receiver์ Differential Voltage Waveform์ ์๋ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ต๋๋ค. 473mV VIH=+250mV VIL=-250mV ์ ๊ฒฐ๊ณผ์์์ฒ๋ผ, Overshoot/Undershoot๊ฐ ์ ๊ฑฐ๋์ด EMI ํน์ฑ์ด ํฌ๊ฒ ๊ฐ์ ๋ ๊ฒ์ผ๋ก ์์ธก๋ฉ๋๋ค. ๋ค๋ง ๋๋ต 473mV ์ ๋์ Voltage Noise Margin์ด ํ๋ณด๋๊ธด ํ์์ผ๋ ์ ์์ด ๋๋ฌด ์๊ฒ Swingํ๋ค ๋ ๋จ์ ์ด ์์ต๋๋ค. ๋ํ ๋ณ๋ ฌ ์ ํญ์ผ๋ก ํ๋ฅด๋ ์ ๋ฅ๋ก ์ธํด DC ์ ๋ ฅ์๋ชจ๊ฐ ํฌ๊ฒ ์ฆ๊ฐํ๊ธฐ ๋๋ฌธ์ ํด๋์ฉ ๊ธฐ๊ธฐ์ ๋ํ Topology๋ก๋ ๊ถ์ฅํ๊ธฐ ํ๋ ๋ฐฉ๋ฒ์ด๋ผ๊ณ ํ ์ ์์ต๋๋ค. 56
57.
3) Parallel(Shunt) Termination
(Unbalanced)์ ์ฌ์ฉํ ๊ฒฝ์ฐ (667Mbps, Clock Frequency = 333MHz) Name=required + - VPOWER IN GND OUT 1 R26 PULLUP 100 1 2 W=0.12mm P=10mm SP=0.1mm 1 2 W=0.12mm P=10mm SP=0.1mm inv_in 2 OUT 0 logic_in enable 1 2 W=0.12mm P=45mm SP=0.1mm V2 inv_out PULLDOWN W=0.12mm P=5mm SP=0.1mm 1 2 W=0.12mm P=5mm SP=0.1mm POWER IN GND OUT 0 inv_in 0 ์์ ๊ฐ์ด ํ์ชฝ์๋ง ์ ํญ์ ๋ค๋ Unbalanced Shunt Termination์ ์ ์ฉํ๋ฉด, DC์ ์ธ IR Drop์ ์ค์ผ ์ ์์ด์ ์๋ ๊ทธ๋ฆผ์ฒ๋ผ ์์ชฝ์ ์ ํญ์ ๋จ ๊ฒฝ์ฐ์ ๋นํด Voltage Noise Margin์ ๋ ๋ง์ด ๊ฐ์ ธ๊ฐ ์ ์๋ค๋ ์ฅ์ ์ด ์์ต๋๋ค. + Name=required1 V- VIH=+250mV VIL=-250mV ๋ค๋ง ์ด Topology์ฒ๋ผ ๋ฐฐ์ ํ ๊ฒฝ์ฐ, ํ์ชฝ์๋ง Shunt Termination์ด ์ฌ์ฉ๋๋ฏ๋ก ์ ์ฒด์ ์ธ ๋น๋์นญ์ฑ์ ๋ํด ๋ค๋ฅธ Topology๋ค ๋ณด๋ค ์ข ๋ ์ฃผ์ํด์ ๋ค๋ฃจ์ด์ผ ํ ํ์๊ฐ ์์ต๋๋ค. 57
58.
SI Design Guide
for DDR2/3 PCB์์์ ์ค๋ช ํ ๊ฒ์ฒ๋ผ, ๊ฐ๊ฐ์ termination ๋ฐฉ๋ฒ์ ๋ฐ๋ผ ๋๋ฆ์ ์ผ์ฅ์ผ๋จ์ด ์์ต๋๋ค. ์ด ๋ฐฉ๋ฒ ๋ชจ๋ Logic ์์ ์ฑ์ ๊ด์ ์์๋ ํฌ๊ฒ ๋ฌธ์ ๊ฐ ์๊ฒ ์ง๋ง, ์ค๊ณํ๊ณ ์ ํ๋ application์ ๋ฐ๋ผ ์ ์ ํ Topology๋ฅผ ์ ํํ ํ์๊ฐ ์์ต๋๋ค. 1) Series Termination โ ์ ๋ ฅ์๋ชจ๊ฐ ์ ๊ธฐ ๋๋ฌธ์, ํด๋๊ธฐ๊ธฐ์ ๊ถ์ฅ 2) Parallel termination (balanced) โ EMI๋ฅผ ์ต๋๋ก ์ ๊ฐํ๊ณ ์ถ์ ๋ ๊ถ์ฅ 3) Parallel termination (unbalanced) โ 1)๋ฒ๊ณผ 2)๋ฒ์ ์ ์ถฉ์ด ํ์ํ ๋ ๊ถ์ฅ ๋ง์ง๋ง์ผ๋ก ๋ณ๋ ฌ ์ ํญ์ ์ฌ์ฉํ ๊ฒฝ์ฐ์๋, Voltage swing์ ์ ํ๋ฅผ ๋ง๊ธฐ ์ํด ์ ํญ์์๋ 1๊ฐ๋ง ์ฌ์ฉ ํ๋ ๊ฒ์ด ์ข์ต๋๋ค. 58
59.
2-8. On-board: 1T
mode - Address/ CMD Line & Ctrl ์ค๊ณ On-board 4 memories ์ฉ PCB๋ฅผ ์ค๊ณํ ๋, Address/CMD Port๊ฐ Memory Controller์์ 2๊ฐ์ฉ ์กด์ฌํ๋ ๊ฒฝ์ฐ๋ ์์ ๊ฐ์ด 1 Driver - 2 Receiver๋ก ํ๋ก๊ฐ ๊ตฌ์ฑ์ด ๋๋ฉฐ, Control Signal๋ค์ Topology ์ ๋์ผํด ์ง๋๋ค. (์ด ๋ Speed Grade๊ฐ 667Mbps์ผ ๊ฒฝ์ฐ, Add/CMD 1T, Control Signal์ Operating Frequency๋ ์ฝ 166MHz์ด๋ฉฐ, ์ด ๊ฒฝ์ฐ Bit์ Pulse Width๋ ์ฝ 3nsec๊ฐ ๋ฉ๋๋ค.) ์๋์ ํ๋ก๋๋ Clock Length์ ๊ธฐ๋ฐํ์ฌ ์์ชฝ์ด 65mm์ ๊ธธ์ด๊ฐ ๋๋๋ก ๋ฐฐ์ ํ ์ฌ๋ก์ ๋๋ค. ์์ ๊ฐ์ ๊ฒฝ์ฐ Rising time์ ๊ธฐ์ค์ผ๋ก ๋ฌผ๋ฆฌ์ ๊ธธ์ด์ ๋ฐ๋ผ Reflection์ ์ํฅ์ ๋ฐ์ผ๋ฏ๋ก ๋ค์๊ณผ ๊ฐ์ด Memory Input buffer์ over-driven์ผ๋ก ์ธํด Overshoot/Undershoot๊ฐ ํ์ฑ๋ฉ๋๋ค. 59
60.
SI Design Guide
for DDR2/3 PCBVIH=1.15V ๊ทธ๋ฐ๋ฐ ์ด๋ ๊ฒ ์ถ๋ ์ด๋ ํํ์ด ๊ฒ์ถ๋๋๋ผ๋ AC Overshoot/Undershoot Area๋ฅผ ๊ณ์ฐํด๋ณด๋ฉด IC Maker์ Spec์ ๋ง์กฑํ๋ ๊ฒฝ์ฐ๊ฐ ๋ง์์, ๊ฒฐ๊ณผ์ ์ผ๋ก logic์ ๋ฌธ์ ๊ฐ ์๊ธฐ ๋๋ฌธ์ Series Termination์ ์๋ตํ๋ ๊ฒฝ์ฐ๊ฐ ๋ง์ต๋๋ค. ํ์ง๋ง ๊ณต๊ฐ์ด ํ๋ฝํ๋ ํ, EMI ํ์ง์ ์ข๋ ํ๋ณดํ ์ ์๋๋ก Array Resistor๋ฅผ ์ด์ฉํ์ฌ ๋ชจ๋ ์ ํธ์ Source Terminationํ๋ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. ์๋๋ EMI ํ์ง์ ๋ณด๋ค ํ๋ณดํ๊ธฐ ์ํด Source Termination์ ์ ์ฉํ ํ๋ก๋ ์ ๋๋ค. ๊ฐ๋ฅํ ์งง๊ฒ ๋ฐฐ์ ํ์ฌ Source Termination (๋ฌผ๋ฆฌ์ ๊ธธ์ด<lamda/10) ํ ๊ฒ์ ๊ถ์ฅํ์ง๋ง, DFM Rule์ Array R ์ค์ฅ์ ์ํด ์ค์ ํ ๊ฐ 60
61.
์ด๋ ๊ฒ source termination์
์ ์ฉํ๋ฉด, ์์ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด Overshoot/Undershoot๊น์ง ๊น๋ํ๊ฒ ์ ๊ฑฐ ํ ์๋ ์์ต๋๋ค. ๋์ ์ Input Buffer์์ Slew๊ฐ ์ฝ๊ฐ ๊ฐ์ํ๊ฒ ๋์ด Valid Window๋ ์ฝ๊ฐ ์ํด๋ฅผ ๋ณผ ์ ์์ง๋ง, EMI ํน์ฑ์ด ํจ์ฌ ์์ ์ ์ผ๋ก ๋ฉ๋๋ค. Source termination์ ์ํ EMI ์ ๊ฐํจ๊ณผ๋ฅผ ๋ค๊ฐ๋๋ก ๊ด์ฐฐํด๋ณด๊ธฐ ์ํด, ๋จผ์ far-field ํด์์ ๊ฒฝ์ฐ๋ฅผ ์๋ก ๋ค์ด๋ณด๊ฒ ์ต๋๋ค. SIwave ์๋ Push Excitation ์ด๋ผ๋ ๊ธฐ๋ฅ์ด ์์ด์, ์ค์ง์ ์ธ ์ ํธํํ์ ์ง์ PCB์ ๋ฌผ๋ฆฌ์ ๊ตฌ์กฐ์ ์ ํธ์์ผ๋ก ์ ๋ ฅํ ์ ์์ต๋๋ค. ์๋ ๊ทธ๋ํ๋ Nexxim์์ SSTL 1.8V Class1 8mA์ ์ถ๋ ฅ ์ ์ํํ ์ ๋ํ๋ธ ๊ฒ์ ๋๋ค. 61
62.
SI Design Guide
for DDR2/3 PCB์ด๋ฌํ ์๊ฐ ์ถ ์ ์ํํ์ ์ฃผํ์ ์คํํธ๋ผ์ ์๋์ ๊ฐ์ผ๋ฉฐ, ์ด๋ฌํ ์ฃผํ์๋ณ ์ ํธ ํฌ๊ธฐ๋ฅผ SIwave ์์์ Driver pin์ voltage source๋ก ์ธ๊ฐํ ์ ์์ต๋๋ค. Voltage Spectrum (Maximum Switching) Driver Pin Voltage Source๋ฅผ ์ธ๊ฐ (Frequency Depe ndent) Push Excitation (์ข์ธก์ Spectrum์ SIwave์ ์ธ๊ฐํ์ฌ EMI ํด์์ ์งํ) ์๋ ๊ทธ๋ํ๋ far-field ํด์๊ฒฐ๊ณผ๋ก์, 3m ๋จ์ด์ง ๊ฑฐ๋ฆฌ์์ ํก์๋๋ E field ํฌ๊ธฐ๋ฅผ ์ฃผํ์ ๋ณ๋ก ๋ํ๋ธ ๊ฒ์ ๋๋ค. ์ผ์ชฝ์ด termination์ด ์๋ ๊ฒฝ์ฐ์ด๊ณ , ์ค๋ฅธ์ชฝ์ด 37.7 ohm์ source termination์ ์ถ๊ฐํ ๊ฒฝ์ฐ์ ๊ฒฐ๊ณผ์ ๋๋ค. 40dB 34dB 498MHz(3rd Harmonic) Source Termination์ด ์๋ ๊ฒฝ์ฐ source termination: 37.7 ohm ๋ ๊ฒฝ์ฐ์ ๋ํด radiation๋ E field ํฌ๊ธฐ๋ฅผ ๋ณด๋ฉด, source termination์ด ์ถ๊ฐ๋๋ฉด์ ๋ถํ์ํ ์ฃผํ์ ์์์ ๋ฐฉ์ฌ๋์ด 6dB ์ ๋ ์ค์ด๋ ๊ฒ์ ํ์ธํ ์ ์์ต๋๋ค. ์ด์ฒ๋ผ source termination์ด ์ถ๊ฐ๋๋ฉฐ ํํ์ด ์ค๋ฌด์ค ํด์ง์๋ก, ๋ถ์ํ ์ ๋ ฅ์ level๋ ๋ฎ์์ ธ์ ์ธ๋ถ๋ก ๋ฐฉ์ฌ๋๋ EMI ์๋ ์ค์ด๋ ๋ค๋ ์ ์ ์ ๊ด์ฐฐํด์ผ ํฉ๋๋ค. 62
63.
์ด๋ฒ์๋ Near Field
ํด์๊ฒฐ๊ณผ๋ฅผ ๋น๊ตํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. ์๋ ๊ทธ๋ฆผ์ source termination์ด ์๋ ๊ฒฝ์ฐ, PCB ํ๋ฉด์์ 1mm ์์์ ๊ณ์ฐ๋ near field (H-field) ๋ถํฌ๋์ ๋๋ค. ์๋๋ Source Termination์ด ์๋ ๊ฒฝ์ฐ์ near field ๋ถํฌ๋์ ๋๋ค. radiation ๋ near field์ ๋๋ต์ ์ธ ๊ธฐ์ค ๊ฐ์ผ๋ก๋ถํฐ ์ ์ ์๋ฏ์ด, far-field์ ๊ฒฝ์ฐ์ ๋ง์ฐฌ๊ฐ์ง๋ก near field์ ์์ด์๋ source termination์ด ์ถ๊ฐ๋๋ฉด์ ๋ถํ์ํ radiation์ด ์ค์ด๋ค์๋ค๋ ๊ฒ์ ์ ์ ์์ต๋๋ค. 63
64.
SI Design Guide
for DDR2/3 PCB 2-9. On-board: DM/DQS/DQ ์ค๊ณ ๋ณธ ์๋ฃ์์๋ 32M 16bit DDR2 4 memories Interface๋ฅผ ์์ ๋ก ์์ ํ๊ณ ์๋๋ฐ, ์ด ๊ฒฝ์ฐ๋ ๋๋ถ๋ถ Driver-Receiver๊ฐ์ Point-to-point Interconnect๋ฅผ ๊ตฌ์ฑํ๊ณ ์์ด์ ์๋์ ๊ฐ์ Topology๋ฅผ ์ฌ์ฉํฉ ๋๋ค. Memory Controller I/O DDR2 Memory I/O Zo๋ ์ฝ 60~63Ohm (W=0.1mm๊ณ ์ ) (6์ธต PCB Stackup ์ค, 1,3,6์ธต์ ๋ฐฐ์ ์ธต์ผ๋ก ์ฌ์ฉ๊ฐ๋ฅ) DQS๋ ๊ธฐ๋ณธ์ ์ผ๋ก ์๋ฐฉํฅ Differential Signal ์ด์ง๋ง, ๊ฒฝ์ฐ์ ๋ฐ๋ผ (DDR1๊ณผ์ ํธํ์ ์ํด์๋ผ๋์ง) Single-Ended Line์ผ๋ก ๊ตฌ์ฑํ๋ ๊ฒฝ์ฐ๊ฐ ์์ต๋๋ค. ๋ณธ ์์์๋ Single-ended๋ก ๊ตฌ์ฑํ๊ณ , Memory Controller์์ ODT๋ฅผ ์ฑํํ๊ณ ์์ง ์์ ๊ฒฝ์ฐ์ ๋ํด ์ค๋ช ํ๊ณ ์๋ค๋ ์ ์ ๊ธฐ์ตํด๋์๊ธฐ ๋ฐ๋๋๋ค. ์ด ๊ฒฝ์ฐ Topology ์์ฒด๋ DQ ์ ํธ์ ๋์ผํด ์ง๋๋ค๋ง, Strobe ์ ํธ๋ Byte Lane์ ๊ตฌ์ฑํ๋ Reference ์ ํธ๋ก์ ๊ธฐ๋ณธ DLL (Delay)๊ฐ์ DQ/DM ์ ํธ์ 1/4 ์ฃผ๊ธฐ๋งํผ์ ์์์ฐจ๊ฐ ์กด์ฌํฉ๋๋ค. DQ๋ ์๋ฐฉํฅ Single-ended Signal๋ก์, DQS์ ๋ง์ฐฌ๊ฐ์ง๋ก 667Mbps์์๋ 333MHz๋ก ๋์๋๋ฉฐ, DQS Strobe ์ ํธ์ Rising/Falling Edge์์ Bit Sampling์ด ์ํ๋ฉ๋๋ค. ์ด๋ฌํ DQS์ DQ๋ฅผ ๋ฐฐ์ ํ ๋์ ์ฃผ์ ์ฌํญ์, ๊ฐ์ Byte Lane์ ๊ตฌ์ฑํ๋ ์ ํธ๋ ๊ฐ์ ์ธต์ ๋ฐฐ์ ํ๋ ๊ฒ์ด ์ข๋ค๋ ์ ์ ๋๋ค. ์๋ํ๋ฉด ๊ฐ์ ๊ธธ์ด๋ก Parallel ์ ํธ๋ค์ ๊ด๋ฆฌํ๋๋ผ๋, Microstrip (์ธ์ธต)๊ณผ Stripline (๋ด์ธต)์ ์ ์ก์๋ ์ฐจ (Delay)๊ฐ ๋ฐ์ํ ์ ์๊ธฐ ๋๋ฌธ์ ๋๋ค. ๋ํ ์์ Topology ์์ ์ ๋ก๋ knee frequency์์์ wavelength/20 ๋ณด๋ค ๋ฌผ๋ฆฌ์ ์ผ๋ก ๊ธธ๊ฒ ๋ฐฐ์ ์ด ๋๋ฏ๋ก, ๋ฐ๋์ ํ๋ก๋์ Termination์ ํฌํจ์์ผ์ผ ํฉ๋๋ค. (๋ง์ฝ Memory Controller๊ฐ ODT๋ฅผ ๊ฐ์ง๊ณ ์์ ๊ฒฝ์ฐ์๋ PCB ์์ ๋ณ๋์ ์ ํญ์ด ํ์ํ์ง ์์ต๋๋ค.) 64
65.
์์ ํ๋ก๋๋ Write
์์ SI๋ถ์์ ์ํํ๊ธฐ ์ํ ํ๋ก๋๋ก์, ํ๋ก๋์์ termination์ด ์๊ธฐ ๋๋ฌธ์ ์๋ ๊ทธ๋ฆผ์ฒ๋ผ Overshoot/Undershoot์ด ๊ณผ๋ํ๊ฒ ๋ฐ์์ด ๋ฉ๋๋ค. Slew๊ฐ ๋น ๋ฅด๊ณ SI์ ์ธ Timing Window๊ฐ ํฌ๊ฒ ํ์ฑ๋์ด ์ ํธํ์ง์ ์ํธํ ์ง ๋ชฐ๋ผ๋, ์ด๋ฐ ๊ฒฝ์ฐ๋ ๊ณผ๋ํ Overshoot/Undershoot๋ก ์ธํด EMI ํน์ฑ์ด ๋๋น ์ง ์ ์์ต๋๋ค. ์๋์ ๊ฐ์ด Nexxim์ IBIS model ์ค์ ์์ DDR2 ๋ฉ๋ชจ๋ฆฌ์ ODT๋ฅผ Enable ์ํฌ ์ ์๋๋ฐ, ์ฌ๋ฌ ๊ฐ์ง ODT ๊ฐ์ ์ ์ฉํ ๊ฒฐ๊ณผํํ๋ค์ ๋น๊ตํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. 65
66.
SI Design Guide
for DDR2/3 PCBODT_Disable ODT_150Ohmn ODT_75Ohm ODT_50Ohm ์์ ๊ฒฐ๊ณผ์์ ์ ์ ์๋ฏ์ด ODT๊ฐ ์ปค์ง์๋ก, ์ฆ termination ์ ํญ ๊ฐ์ด ์ปค์ง์๋ก ์ ์ํํ์ด ์์์ง๊ณ ๊ทธ์ ๋ฐ๋ผ overshoot/undershoot๋ ์ค์ด๋ค๊ณ ์์์ ์ ์ ์๊ณ , ๊ทธ์ ๋ฐ๋ผ EMI ํน์ฑ๋ ์ข์์ง๊ฒ ๋ฉ๋๋ค. ODT๋ ๊ธฐ๋ณธ์ ์ผ๋ก Parallel Termination์ด๋ฏ๋ก ์ ์ก์ ๋ก์ Zo์ ๊ทผ์ ํ ๊ฐ (50Ohm ~ 60Ohm)์ ์ ํ ํ๋ ๊ฒ์ด ์ข์ต๋๋ค๋ง, Speed Grade๊ฐ ๋์ด์ง ๊ฒฝ์ฐ(667Mbps ์ด์)์๋ ๊ฐ๊ธ์ Valid Window๋ฅผ ํฌ๊ฒ ๊ฐ์ ธ๊ฐ ์ ์๋๋ก ํ ๋จ๊ณ ์์ ๊ฐ์ธ 75Ohm์ ๊ถ์ฅํฉ๋๋ค. DM(Data Mask)์ Memory Controller์์ Memory๋ก ์ ํธ๋ฅผ ๋ณด๋ด๋ ๋จ ๋ฐฉํฅ ์ ํธ๋ก์, DQ์ ๋ง์ฐฌ ๊ฐ์ง๋ก ODT๋ฅผ ์ ์ฉํ ์ ์์ต๋๋ค. ๊ธฐ๋ณธ์ ์ผ๋ก DM์ DQ์ ๊ฐ์ Topology๋ก ๊ตฌ์ฑ๋๋ฏ๋ก ๋ณ๋์ ์ค๋ช ์ ์๋ตํ์์ต๋๋ค. 66
67.
์ด๋ฒ์๋ Read Mode
Operation์ ๋ํด SI๋ถ์์ ์ํํ ํ, Read mode๋ฅผ ์ํด ์ถ๊ฐ๋ ๋ถํ์ด ์ญ์ผ๋ก Write Mode Operation์ ์ด๋ ํ ์ํฅ์ ๋ผ์น๋๊ฐ์ ๋ํด ํ์ธํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. ์๋๋ Memory IC๊ฐ ๊ตฌ๋ํ๋ Read Mode์ ๋ํ SI ๋ถ์ ๊ฒฐ๊ณผ์ ๋๋ค. Memory์ Output Buffer์ Strength๊ฐ Full์ผ ๊ฒฝ์ฐ Memory์ Output Buffer์ Strength๊ฐ Half์ผ ๊ฒฝ์ฐ Termination์ด ์์ ๊ฒฝ์ฐ์๋ ์ญ์ ์์ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด Reflection์ ์ํ Overshoot/Undershoot ๊ฐ ํฌ๊ฒ ํ์ฑ๋๋๋ฐ, ์ด ๊ฒฝ์ฐ ์ถ๋ ฅ ๋ฒํผ์์์ Strength๊ฐ ํฌ๋ฉด ํด์๋ก output impedance๊ฐ ์์ ์ ธ์ Transmission Line์ Zo์ Impedance Mismatching์ด ์ฌํด์ง๊ณ ๋ Over-driven์ด ๋ฐ์ํ๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ด ๋๋ฌธ์ ๊ฒฐ๊ตญ EMI ํ์ง์ด ๋๋น ์ง๋ฏ๋ก, ์์ ๊ฒฝ์ฐ์๋ Memory ์ชฝ์ Series Termination Resistor๋ฅผ ์ถ๊ฐํ๋ ๊ฒ์ด ์ข์ต๋๋ค. 67
68.
SI Design Guide
for DDR2/3 PCB๋ณธ ์์ ์ ์ฌ์ฉ๋ DDR2 Memory์ IBIS๋ชจ๋ธ์ Micron Technology์ฌ์ ๋ชจ๋ธ๋ก์, Output Buffer ๊ฐ Full Strength์ผ ๋์ Output Impedance๊ฐ ์ฝ 17.8 ์ด ์ ๋์ด๊ณ , Half Strength์์์ Output Impedance๊ฐ ์ฝ 27.6 ์ด ์ ๋์ ๋๋ค. ์ฌ๊ธฐ์๋ ๊ณ ์ ๋์์ Timing์ ๋ง์ด ํ๋ณดํ๊ธฐ ์ํด์ Full Strength์ผ ๊ฒฝ์ฐ์ ๋ถ์์ ์งํํด๋ณด์์ต๋๋ค. ์ฐ์ ์ ํํ Series Termination์ ์ํด์๋ ์ ํญ ์์น๊ฐ ๋ฐ๋์ DDR2 Memory์ ๊ฐ๋ฅํ ๊ฐ๊น๊ฒ (TL1 ์ ์งง๊ฒ) ๋ฐฐ์น๋์ด์ผ ์ข์ต๋๋ค. ์๋ ๊ทธ๋ฆผ์์๋ DFM Rule์ ๊ณ ๋ คํ์ฌ ์ฝ 15mm์ด๋ด์์ Source Termination์ ์ถ๊ฐํ์๋๋ฐ, ์ด ๋ ์ฃผ์ํ ์ ์ Artwork์์ Skew๊ด๋ฆฌ๋ฅผ ์ํด์ TL2์์๋ง Meander (Serpentine) Trace๋ฅผ ์ฌ์ฉํ์ฌ์ผ ํ๋ฉฐ, TL1์ ๊ฐ๋ฅํ๋ฉด ์ง์ ์ผ๋ก ์ต์ ๊ฑฐ๋ฆฌ๊ฐ ๋๋๋ก ๋ฐฐ์ ํด์ผ ํฉ๋ ๋ค. TL2 TL1 ์ด ๋ ์ ํํ Termination ์ ํญ ๊ฐ์ TL2์ Zo์ธ 62์ด์์ Output Impedance(@Full Strength) 17.8์ด ์ ๋บ 44.2์ด์ ๋๋ค๋ง, ์๋ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด Valid Window๊ฐ ์์์ง ์ ์์ผ๋ฏ๋ก Overshoot/Undershoot ์ด ํฌ๊ฒ ์ฆ๊ฐํ์ง ์๋ ๋ฒ์์์ ์ ๋นํ ์ ํํ๋ ๊ฒ์ด ์ข์ต๋๋ค. (๋ณธ ์์ ์ ๊ฒฝ์ฐ์๋ 33์ด์ ์ฑํํ์ ์ต๋๋ค.) 44.2Ohm์ ์ฑํํ ๊ฒฝ์ฐ 33Ohm์ ์ฑํํ ๊ฒฝ์ฐ 68
69.
์ด๋ ๊ฒ Read Mode
Operation์ ์ํด 33์ด์ ์ ํญ์ ๋ฌผ๋ฆฌ์ ์ผ๋ก PCB์์ ์ถ๊ฐํ๊ฒ ๋๋ฉด, ODT์ฒ๋ผ ์ํํธ์จ์ด์ ์ผ๋ก On/Offํ ์๋ ์์ต๋๋ค. ๋ฌธ์ ๋ ์ด๊ฒ์ด Write mode ๋์ ์์๋ ์ํฅ์ ์ฃผ๊ฒ ๋๋ค ๋ ์ ์ธ๋ฐ, ์ด๋ก ์ธํด ๋ฐ์๋๋ Write mode์์์ IR Drop์ด ์ผ๋ง๋ ์ฆ๊ฐ๋๋์ง ODT 75Ohm์ ์กฐ๊ฑด ์์ ํ์ธํด๋ณธ ๊ฒฐ๊ณผ๋ ์๋์ ๊ฐ์ต๋๋ค. Write Operation์, Memory์ชฝ์ ODT 75์ด์ ์ ์ฉํ๋ ๊ฒฐ๊ณผ Series๋ก 33์ด์ด ์ถ๊ฐ๋ ํ์ ๊ฒฐ๊ณผ ์๊ธฐ์ ๊ฐ์ด Vref = 0.9V๋ฅผ ๊ธฐ์ค์ผ๋ก, ์๋ ์๋ก IR Drop์ด ๋ฐ์๋์ด Voltage Swing์ด ์์์ง์ง๋ง, SSTL1.8V Logic์ VIH=1.15V, VIL=0.65V์ธ ๊ฒ์ ๊ฐ์ํ๋ฉด ์ถฉ๋ถํ Noise Margin์ด ํ์ฑ๋๋ ๊ฒ์ ํ์ธํ ์ ์์ต๋๋ค. ์ฆ ์ด์ ๊ฐ์ด Read mode์ ํน์ฑ์ ๊ฐ์ ํ๋ฉด์๋ write mode์ ์ํฅ์ ์ต์ํํ๋ ์ ๋นํ series termination์ ์ ์ ํจ์ผ๋ก์จ, ์ ๋ฐฉํฅ ํน์ฑ ๋ชจ๋๋ฅผ ์์ ์ ์ผ๋ก ๊ตฌํํ๋ ์ค๊ณ๊ฐ ์ค์ํด์ง๋๋ค. 69
70.
SI Design Guide
for DDR2/3 PCB 3. DDR2 SI Simulation Guide 3-1. SI๋ถ์์ ์ํ PCB SPICE model ์ถ์ถ 3-2. DDR2์ IBIS model ํ์ฉ 3-3. SI ํด์์ฉ Schematic ๊ตฌ์ฑ 3-4. Eye Diagram / Mask ์ ์ฉ 70
71.
3-1. SI ๋ถ์์
์ํ PCB SPICE model ์ถ์ถ DDR2/3์ ์ฑ๋ฅ์ ๊ฒ์ฆํ๋ค๋ ๊ฒ์, ๊ฒฐ๊ตญ PCB ํจํด ์ค์์ DDR2/3 ๋ฐ์ดํฐ ์ ํธํ์ง์ pass/fail์ ํ๋ณํ๋ค๋ ๊ฒ์ ์๋ฏธํฉ๋๋ค. ์ฝ๊ฒ ๋งํด์ ์์ง๋์ด ์ ์ฅ์์ ๊ณ ์์ DDR2/3 ๋ฉ๋ชจ๋ฆฌ๊ฐ ํด๋น Speed grade์์ ์๋ฌ ์์ด ์ ๋์ํ ๊ฒ์ธ๊ฐ?์ ์ฌ๋ถ๊ฐ ๊ถ๊ธํ ๊ฒ์ด์ง์. ๊ทธ๊ฒ์ ์ํด์๋ ์ ์ผ ๋จผ์ ์ค๊ณ์๊ฐ PCB Layout์ SI ํด์์ด ๊ฐ๋ฅํ SPICE model๋ก ๋ง๋ค์ด์ผ ํฉ๋๋ค. SPICE file์ ๋ชจ๋ ํ๋กํด์์์ ๊ฐ์ฅ ๊ธฐ๋ณธ์ด ๋๋ ํ๋ก format์ผ๋ก์, PCB์ ํ์์ ๋ฐ๋ฅธ ์ ๊ธฐ์ ์ธ ๋ฑ๊ฐ ํ๋ก์ ์ญํ ์ ํ๊ฒ ๋ฉ๋๋ค. ์ด๋ ๊ฒ SIwave๋ฅผ ์ด์ฉํ์ฌ PCB ๋ฐ์ดํฐ๋ฅผ ๋ฑ๊ฐํ๋ก๋ก ๊ตฌ์ฑํ๋ฉด์, Nexxim ๊ณผ ๊ฐ์ ํ๋กํด์ ์์ง์ผ๋ก PCB ์ ๋ก์์ SI๋ฅผ ๋ถ์ํ ์ ์๊ฒ ๋ฉ๋๋ค. ์ฐ์ , PCB Layout data๋ฅผ SIwave๋ก import ํฉ๋๋ค. SIwave์์๋ Cadence, Mento, PADS, Zuken, Power PCB ๋ฑ์ ๋ค์ํ CAD format์ ๋ถ๋ฌ์ฌ ์ ์์ผ๋ฉฐ, ํด๋น CAD ํด๋ง๋ค import ๋ฐฉ๋ฒ์ด ์กฐ๊ธ์ฉ ์ฐจ์ด๊ฐ ์์ผ๋ฏ๋ก ์์ธํ import ๋ฐฉ๋ฒ์ ๋งค๋ด์ผ์ ์ฐธ๊ณ ํ๋๋ก ํฉ๋๋ค. ์์์ importํ Layout์ On-board DDR2 PCB์ ์ฌ๋ก์ด๋ฉฐ, ์ดํด๋ฅผ ๋๊ธฐ ์ํ ์ฃผ์ ๋ถ์๋ณ ์ค๋ช ์ ์๋์ ๊ฐ์ต๋๋ค. 71
72.
SI Design Guide
for DDR2/3 PCBMemory Controller (BGA type) DQ / DM / DQS / Clock Address / CMD / Ctrl trace DDR2 Memory SI ๋ถ์์์ ์ฃผ์ ํด์๋์์ Memory์ Controller๊ฐ์ trace ์ ๋๋ค. ์ด trace๋ค์ SI ์ฑ๋ฅ์ ๋ถ์ ํ๊ธฐ ์ํด์๋ ๊ฐ trace์ ์ ๋ ฅ๋จ๊ณผ ์ถ๋ ฅ๋จ์ port๋ฅผ ์ธ๊ฐํด์ผ ํฉ๋๋ค. port๋ฅผ ์ธ๊ฐํ๊ธฐ ์ ์, ์ฐ์ Controller์ Memory ์นฉ๋ณ๋ก VDD/GND๋ค์ ํ๋์ pin์ผ๋ก ๋ฌถ๋ pin grouping์ด ํ์ํฉ๋๋ค. ์ด ๊ณผ์ ์ ๊ฐ ์นฉ๋ณ๋ก ๋ณต์๊ฐ๊ฐ ์กด์ฌํ๋ VDD/GND pin์ ์ ์๋ฅผ ์ผ์ ํ๊ฒ ์ก์์ฃผ๋ ๊ฒ์ผ๋ก์, ์๋์ ์ธ port ์์ฑ์ ์ํด ๊ผญ ํ์ํ ์ค์ ์ ๋๋ค. 72
73.
Controller์ Memory์ VDD/GND
Pin grouping์ด ๋๋๋ฉด, ์์ ๊ฐ์ด SIwave์ Port Generate ๊ธฐ๋ฅ์ ์ด์ฉํ์ฌ ์๋์ผ๋ก port๋ค์ ์ผ๊ด ์์ฑํ ์ ์์ต๋๋ค. ๋ชจ๋ DDR2/3 trace ๋ง๋ค ์ค๊ณ์๊ฐ ํ๋ ํ๋ ์ง์ ์ ๋ ฅ๊ณผ ์ถ๋ ฅ port๋ฅผ ๊ทธ๋ฆด ์๋ ์์ง๋ง, ๋งค๋ด์ผ ์๋ฌ๋ฅผ ์ค์ด๊ณ ํจ์จ์ ๋์ด๊ธฐ ์ํด ์๋์์ฑ ๊ธฐ๋ฅ์ ์ฌ์ฉํ๋ ๊ฒ์ด ์ข์ต๋๋ค. Port generate ๋ฉ๋ด์์ pin ์ค์ ์ ํ๋ ค๋ฉด, ์ฐ์ ํด๋น component ์ด๋ฆ๊ณผ ๋ถํ๋ฒํธ๋ฅผ ์ ํํฉ๋๋ค. DDR2 memory๊ฐ์ ๊ฒฝ์ฐ๋ ํต์ ๋์ผํ component๊ฐ ์ฌ๋ฌ ๊ฐ ์กด์ฌํ๊ธฐ ๋๋ฌธ์ ๋ถํ๋ฒํธ๋ณ๋ก ์ ์ ํ ํด์ผ ํฉ๋๋ค. ๋ถํ์ ์ ํ ํ์๋, port๋ฅผ ์ค์ ํ๊ณ ์ ํ๋ pin name๊ณผ reference๊ฐ ๋๋ GND pin์ ์ ํํ๊ณ Create ๋ฒํผ์ ๋๋ฌ์ Port๋ค์ ์์ฑ์ํต๋๋ค. 73
74.
SI Design Guide
for DDR2/3 PCBTrace ๋ถ์์ ์ํ Port ์์ฑ์ด ์๋ฃ๋๋ฉด, ํด๋น port๋ฅผ ๊ธฐ์ค์ผ๋ก ํ ์ฃผํ์ ์๋ตํน์ฑ์ ๊ณ์ฐํ๊ธฐ ์ํด Frequency Sweep์ ์ํํฉ๋๋ค. ์ด๋ Frequency Sweep์ ์ํ ์ค์ ๊ฐ๋ค์ด ์ค์ํ๋ฐ, DDR2์ ํด์์ ์ํด์๋ ์์ ๊ทธ๋ฆผ์ ์ ๋ ฅ๋ ๊ฐ์ ๊ธฐ์ค์ผ๋ก ํ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. ์์ ๊ทธ๋ฆผ์์์ฒ๋ผ DC/์ ์ฃผํ/๊ณ ์ฃผํ๋ณ๋ก ๋๋์ด์ ์ฃผํ์ point๋ฅผ ๊ณ์ฐํ๋ ๊ฒ์ด time domain์ ๊ธฐ๋ฐํ SPICE ๋ชจ๋ธ๋ก ๋ณํํ ๋ ์๋ ด์ฑ์ ๊ฐํ์ํฌ ์ ์๊ธฐ ๋๋ฌธ์, ์์ ์กฐ๊ฑด์ ๊ถ์ฅํฉ๋๋ค. 74
75.
Frequency Sweep์ด ์๋ฃ๋๋ฉด,
Full wave SPICE file๋ก export ํฉ๋๋ค. ์ด๋ ์ฃผ๋ก ๋งจ ํ๋จ์ ์๋ Nexxim/HSPICE S element type์ ์ถ์ฒํ๋๋ฐ, port์๊ฐ 100๊ฐ ์ดํ์ธ ๊ฒฝ์ฐ์๋ ์ด type์ด ์ ํ๋ ์ ์๋๋ฉด์์ ์ ๋ฆฌํ๊ธฐ ๋๋ฌธ์ ๋๋ค. ์ผ๋ฐ์ ์ผ๋ก๋ ๋งจ ์์ HSPICE๋ฅผ ์ ํํ๋ ๊ฒ์ด ๋ฌด๋ํ๊ธด ํ์ง๋ง, S element type ์ญ์ HSPICE format์ ๊ธฐ๋ฐํ๊ณ ์๊ธฐ ๋๋ฌธ์ ๋ง์ ๊ฒฝ์ฐ ์ด๋๊ฒ์ ์ ํํด๋ ํฌ๊ฒ ์ฐจ์ด ๋์ง๋ ์์ต๋๋ค. ์ถ์ถ๋ SPICE file์ ํ๋กํด์ํด์ธ Nexxim์ ๊ณง๋ฐ๋ก import ํ ์ ์์ผ๋ฉฐ, port์์ ๋ง๊ฒ ์๋์ผ๋ก ํ๋ก symbol์ ์์ฑํ ์ ์์ต๋๋ค. Nexxim์ผ๋ก importํ ํ ํด๋น trace์ ๊ฐ์ข ์ ํธ๋ฅผ ์ธ๊ฐํ๊ณ ๊ฒฐ๊ณผ๋ฅผ ํ์ธํ๋ ํด์์ ์ํํ๋๋ฐ ํ์ฉ๋๋ฉฐ, SPICE๋ time domain์ ๊ธฐ๋ฐํ ๊ณผ๋์๋ตํด์ ๋ชจ๋ธ์ด๊ธฐ ๋๋ฌธ์ ์ฃผ๋ก transient simulation์ ์์ฉ๋๊ฒ ๋ฉ๋๋ค. 75
76.
SI Design Guide
for DDR2/3 PCB 3-2. DDR2์ IBIS model ํ์ฉ IBIS file์ ์๋ฎฌ๋ ์ด์ ์ ์ํด ๋ฐ๋์ฒด์์์ ์ ์ถ๋ ฅ buffer model์ ์ ์ํ text ๊ธฐ๋ฐ์ file์ ๋๋ค. IBIS model์ ์ด์ฉํ๋ฉด, Controller ํน์ Memory์์ ์ถ๋ ฅ๋๋ ๋์งํธ ์ ํธ์ ์ค์ ์๋ ๋ก๊ทธ ํํ์ ๋ง๋ค์ด ๋ผ ์ ์์ผ๋ฉฐ, ๋ฐ๋๋ก ์ ๋ ฅ๋๋ ์ ํธ์ ๋ํด ์ค์ ์ ์ธ load ๋ชจ๋ธ์ฒ๋ผ ํ์ฉ๋ ์ ์์ต๋๋ค. IBIS๋ฅผ driver ๋ก ํ์ฉ ์์๋ buffer strength์ ๋ฐ๋ฅธ ๋ค์ํ ์ถ๋ ฅํํ์ ๊ฐ๊ธฐ ๋ค๋ฅธ model๋ก ์ ํํ์ฌ ์ ๋ ฅํ ์ ์๊ณ , receiver๋ก ํ์ฉ ์์๋ ODT์ ๊ฐ์ ๋ด๋ถ ์ ํญ ๊ฐ๋ค์ model๋ณ๋ก ๊ตฌ๋ถํ์ฌ ์ฌ์ฉ์๊ฐ load model๋ฅผ ์ ํ ํ ์๋ ์์ต๋๋ค. IBIS file์ ๊ดํ ๋ณด๋ค ์์ธํ ์ค๋ช ์ ๋ค๋ฅธ ๋ฌธํ์๋ ๋ง์ด ๋์ ์์ผ๋ ์์ธํ ์ค๋ช ์ ์๋ตํ๊ณ , DDR2/3 ๋ถ์์ ์ํ ๊ธฐ๋ณธ ํ๋ก ๊ตฌ์ฑ๋ฒ์ ๋ํด ์ ๋ฆฌํด๋ณด๋๋ก ํ๊ฒ ์ต๋๋ค. ์ฐ์ driving์ ํ์ฉ๋๋ IBIS ๊ธฐ๋ณธํ๋ก ๋ ์๋์ ๊ฐ์ด ๊ตฌ์ฑ๋ฉ๋๋ค. ์ ์์ ๋ Memory Controller์ ํ DQ pin์ ๋ํ driving IBIS ํ๋ก๋ ์ ๋๋ค. IBIS model๋ก๋ driving ๊ณผ receiving์ ๋ชจ๋ ํ์ฉ ๊ฐ๋ฅํ I/O type์ผ๋ก ๋์ด ์๋๋ฐ, ์ด๋ฌํ model์ ์ ์๋ IBIS file ๋ด์ ํด๋น model ์ค๋ช ๋ถ์ ๊ธฐ์ ๋์ด ์์ต๋๋ค. ์ฐธ๊ณ ๋ก ๋๋ถ๋ถ์ DDR2/3 ๊ด๋ จ IBIS model์ I/O type์ผ๋ก ๋์ด ์์ต๋๋ค. Driving์ฉ I/O type IBIS model์ ํ์ํ ์ฃผ๋ณํ๋ก๋ ๋๋ต ์๋์ ๊ฐ์ต๋๋ค. A. Signal Source (PRBS) B. I/O ๋ฐฉํฅ์ ์ ํด์ฃผ๋ Enable ์ ์ C. VDD ์ ์ D. RLC ๊ธฐ์์ฑ๋ถ 76
77.
A. Signal Source
(PRBS) I/O model์ driving์ผ๋ก ํ์ฉ ์, ์ ๋ ฅ์ ํธ๋ก๋ ์ฃผ๋ก PRBS (Pseudo Random Bit Signal) ํน์ PRBS with Jitter์ด๋ผ๋ ์ ํธ์์ ์ฌ์ฉํ๊ฒ ๋๋๋ฐ, ๋๋คํ ๋นํธ ์กฐํฉ์ ๋์งํธ ์ ํธ๋ฅผ ์ ๋ ฅํ๋ ์ ํธ์ ์ ๋๋ค. PRBS์์ ๋์จ ๋ฑ๋ฑํ ๋์งํธ ํํ์ด IBIS model์ ๊ฑฐ์น๋ฉด์ ์ค์ ์์์์ ์ถ๋ ฅ๋๋ ์๋ ๋ก๊ทธ ํํ ํํ๋ก ๋ณํ๋๊ณ , ๊ทธ๋ฌํ ์ค์ ์ ์ธ ํํ์ด PCB SPICE model์ ์ ๋ ฅ๋์ด ํต๊ณผ๋๊ฒ ๋ฉ๋๋ค. ์ด๋ ๊ฒ ์ค์ ์ ์ธ ํํ๊ณผ ์ค์ ์ ์ธ PCB trace๋ฅผ ๊ฑฐ์น ํํ์ ํ์์ด ๊ฒฐ๊ตญ SI ๊ณผ์ ์ ์ฃผ์ ๋ถ์ ๋์์ด ๋ฉ๋๋ค. ์์ ๊ทธ๋ฆผ์์ ๋ณด์ฌ์ง๋ฏ์ด, ์ด์์ ์ธ ๊ตฌํํ ํํ์ PRBS ์ ํธ๊ฐ IBIS model์ ํต๊ณผํ๋ฉด ์ค์ ํํ ์ฒ๋ผ ๋ณํ๊ฒ ๋ฉ๋๋ค. IBIS file ๋ด์๋ ์ ๋ ฅ๋๋ ๋์งํธ bit์ ๋ฐ๋ฅธ rising/falling ํํ์ด ์ ์๋์ด ์๊ธฐ ๋๋ฌธ์, ์ ๋ ฅ๋๋ ์ด์์ ์ธ ์ ํธ๋ฅผ ์ค์ ํด๋น controller/memory์ ์๋ ๋ก๊ทธ ์ ํธํํ์ฒ๋ผ ๋ฐ๊พธ์ด์ฃผ๊ฒ ๋๋ ๊ฒ์ ๋๋ค. ๋ํ IBIS file ๋ด์๋ VDD/GND์ clamp๊ฐ ์ ์๋์ด ์์ด์, ํด๋น ์์๊ฐ ์ค์ ๋ก ์ถ๋ ฅ ํ ์ ์๋ ์ ์๋งํผ์ ๋ฒ์๋ก ์ ํ๋์ด ์ถ๋ ฅ๋จ์ผ๋ก์จ ์ ๋ง "๋ฆฌ์ผ"ํ ํํ์ ๋ชจ๋ธ๋ง ํ ์ ์๊ฒ ๋ฉ๋๋ค. PRBS๋ฅผ ์ค์ ์์๋, ์ฌ๋ฌ ๊ฐ์ง ๋์งํธ ์ ๋ ฅ ๊ฐ๋ค์ด ๋ค์ด๊ฐ๊ฒ ๋๋๋ฐ, DDR2์ ๊ฒฝ์ฐ ๊ธฐ์ค์ผ๋ก ์ ๋ ฅํ ๋ง ํ ์ค์ ๊ฐ์ ์๋์ ๊ฐ์ต๋๋ค. ํ๊ฐ์ง ์ฃผ์ํ ์ ์ ์๋ฌด๋ฆฌ IBIS model์ ๊ฑฐ์น๋ฉด์ ์ค์ ์ ์ธ ํํ์ด ์์ฑ ๋๋๋ผ๋, PRBS ์ค์ ๊ฐ์ด ์ ์ ํ์ง ์์ผ๋ฉด IBIS ์ถ๋ ฅ ํํ๋ ์ํฅ์ ๋ฐ๋๋ค๋ ์ ์ ๋๋ค. ํต์ PRBS์ rising/falling time์ IBIS ์ ์ ์๋ ๊ฒ๋ณด๋ค ๋น ๋ฅด๊ฒ (์ฆ ๊ธฐ์ธ๊ธฐ๊ฐ ๊ธํ๊ฒ) ์ค์ ๋์ด์ผ IBIS ์ถ๋ ฅํํ์ ์ํฅ์ ์ฃผ์ง ์์ผ๋ฏ๋ก, DDR2/3 ๊ธ์์๋ ๋๋ต 50ps ์ ๋ ์ ๋ ฅํ๋ฉด ๋ฌด๋ํ๋ค๊ณ ํ ์ ์์ต ๋๋ค. 77
78.
SI Design Guide
for DDR2/3 PCB๋ ํ๋ ์ฃผ์ํ ์ ์, PRBS์ ์ข ๋ฅ์ ๋ฐ๋ผ BW์ Bitwidth์ ์ ์๋ฅผ ์ ํํ ์ ๋ ฅํด์ผ ํ๋ค๋ ์ ์ ๋๋ค. PRBS๋ ํฌ๊ฒ PRBS์ PRBS with Jitter์ 2๊ฐ์ง๋ก ๋๋๋๋ฐ, ์ผ๋ฐ์ ์ธ PRBS์์๋ Rising/Falling time์ ์ ์ธํ ํํํ ๋ถ๋ถ, ์ฆ ํต์์ PW (Pulse Width)๋ฅผ ์ ๋ ฅํ๊ฒ ๋ฉ๋๋ค. PW Bitwidth V2 V1 TR TF TR TF ๊ทธ๋ฌ๋ ์์ ์ ๋ ฅ ์์ ์ ์ฌ์ฉ๋ PRBS with Jitter์ ๊ฒฝ์ฐ๋, ํ๋ค๋ฆฌ๋ Jitter ๊ฐ์ ๋ํด ๋ช ํํ ๊ธฐ์ค์ ์ ํ ์ ์๋๋ก PW ๋์ Bitwidth๋ฅผ ์ ๋ ฅํ๋๋ก ๋์ด ์์ต๋๋ค. ์ด Bitwidth๋ ์ ๊ทธ๋ฆผ์์ ์ฒ๋ผ, Rising/Falling time์ ๋ฐ์ฉ ๋ํ ๊ฐ์ผ๋ก์, ํต์์ ํ์คํญ์ด ์๋๋ผ ์ค์ ๋์งํธ bit๊ฐ ๋ฐ๋ณต๋๋ "์ฃผ๊ธฐ"๋ฅผ ์๋ฏธํฉ๋๋ค. ์ฐธ๊ณ ๋ก ์์ ์ค์ ์ฌ๋ก ๊ทธ๋ฆผ์์๋ 800Mbps์ ๋์งํธ bit๋ฅผ ์์ฑํด๋ด๋ PRBS ์ ํธ์ Bitwidth ๊ฐ์ผ๋ก์, risng/falling time์ด ํฌํจ๋ 1.25ns๊ฐ ์ ๋ ฅ๋์ด ์๋ค๋ ์ ์ ์ ๊ด์ฐฐํ์๊ธฐ ๋ฐ๋๋๋ค. ์ค๊ณ์์๊ฒ๋ ๋ค์ ํท๊ฐ๋ฆด ์ ์๋ ๋ถ๋ถ์ด์ง๋ง, ๋๋ฆ ๋ช ํํ ์ด์ ๊ฐ ์๋ ๊ตฌ๋ถ๋ฒ์ด๋ฏ๋ก ์กฐ์ฌ ํด์ ์ ์ ๋ ฅํ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. (๋ง์ฝ ์๋ชป ์ ๋ ฅํ๊ฒ ๋๋๋ผ๋ Eye Diagram ๋ฑ์์ ์ด์ํ๊ฒ ์ถ๋ ฅ ๋๋ฏ๋ก ์ฝ๊ฒ ๋์น์ฑ ์๋ ์์ต๋๋ค) 78
79.
B. I/O ๋ฐฉํฅ์
์ ํด์ฃผ๋ Enable ์ ์ I/O type์ Input/Output ๋ชจ๋ ๊ฐ๋ฅํ๋ค๋ ์๋ฏธ๋ก์, ์ ํธ๋ฅผ ๊ณต๊ธํ๋ Driver์ ์์ ํ๋ Receiver ์ฉ ์ผ๋ก ๋ชจ๋ ์ฌ์ฉํ ์ ์์ต๋๋ค. ์ด๋ฌํ ๋ฐฉํฅ์ ๋ช ํํ ์ ์ํด์ฃผ๊ธฐ ์ํด์, Enable์์ logic์ 1 ๋๋ 0 ์ผ๋ก ์ค์ผ๋ก์จ (์ฆ VDD์ ์ ํน์ 0V๋ฅผ ์ ๋ ฅ) ์ด๊ฒ์ด ํ์ฌ Driving ์ฉ Output Buffer์ธ์ง Receiving์ฉ Input Buffer์ธ์ง๋ฅผ ์ ํด์ฃผ๊ฒ ๋ฉ๋๋ค. IBIS file ๋ด์ ํด๋น model ์ค๋ช ๋ถ๋ถ์๋ Enable ์ค์ ์ ๋ํ ํญ๋ชฉ ์ด ์๋๋ฐ, ์๋์ 2๊ฐ์ง ์ค ํ๊ฐ์ง๋ก ์ ์๋์ด ์์ต๋๋ค. Enable Active-Low ๋๋ Enable Active-High Active-Low๋ก ๋์ด ์๋ ๊ฒฝ์ฐ๋ 0์ ์ ๋ ฅํ๋ฉด Output Buffer๋ก ๋์ํ๊ณ , 1์ ์ ๋ ฅํ๋ฉด input Buffer๋ก ๋์ํ๊ฒ ๋ฉ๋๋ค. ๋ฐ๋๋ก Active-High๋ก ์ง์ ๋ model์ ๊ฒฝ์ฐ๋ ๋ฐ๋๋ก ๋์ํ๊ฒ ๋ฉ๋๋ค. ๋ง์ฝ Enable ์ ๋ํ ์ ์๊ฐ ๋์ด ์์ง ์์ model์ด๋ผ๋ฉด default๋ก Active-High๋ก ๋์ํ๊ฒ ๋ฉ๋๋ค. ์์์ ์๋ก ๋ค์๋ I/O type ํ๋ก๋๋ IBIS file์์ Active-Low๋ก ์ ์๋์ด ์์๊ธฐ ๋๋ฌธ์, Driving ์ฉ ์ผ๋ก ์ฌ์ฉํ๊ธฐ ์ํด Enable ๋จ์์ 0V ๋ฅผ ๊ฑธ์ด๋ ์ํ์ ๋๋ค. ์์ธ๋ก ํท๊ฐ๋ฆฌ๋ ๋ถ๋ถ์ด๊ธฐ ๋๋ฌธ์ ๋ช ํํ ์ดํดํ๊ณ ๋์ด๊ฐ๊ธฐ๋ฅผ ๊ถ์ฅํ๋ฉฐ, ๋ณดํต I/O type์ ์ธ ๋ ์ด์ํ๊ฒ ์ถ๋ ฅํํ์ด ์ ๋์ค๋ ๊ฒฝ์ฐ๋ ๋๋ถ๋ถ ์ด๊ฒ์ ๋ฐ๋๋ก ์ค์ ํ ๊ฒฝ์ฐ๊ฐ ๋ง์ต๋๋ค. C. VDD ์ ์ IBIS model์๋ ์์ฒด์ ์ผ๋ก Power๋ฅผ on ์ํค๋ ๊ธฐ๋ฅ์ด ์์ด์, ๋ง์ฝ model parameter์์ Power = on์ผ๋ก ์ค์ ํ๋ฉด ์ธ๋ถ์์ ์ ์์ ๊ฑธ์ง ์์๋ ํํ์ ์์ฑํด๋ผ ์ ์์ต๋๋ค. IBIS model ์ธ ๋ถ์ VDD๋ฅผ ์ ๋ ฅํ๋ ๊ฒฝ์ฐ๋, SSN์ ๊ณ ๋ คํ๊ธฐ ์ํด์ ์ ๋๋ค. (์ธ๋ถ์์ ์ ์์ ๊ณต๊ธํ๋ ค๋ฉด ๋ด๋ถ์ Power ๋ off๋ก ์ค์ ํด์ผ๋ง ํฉ๋๋ค.) 79
80.
SI Design Guide
for DDR2/3 PCBVRM ์ ์์์ ๋์จ ๊นจ๋ํ ์ ๋ ฅ์ด ์ค์ PCB์ VDD trace/plane์ ๋ฐ๋ผ IBIS model์ ํด๋นํ๋ Controller/Memory์ pin์ ๋๋ฌํ ๋, PCB์ Layout๊ณผ ์ ์์ค์ ์ ๋ฐ๋ผ VDD์๋ Noise๊ฐ ๋ํด์ง ์ ์๊ณ , ์ด๊ฒ์ด ๋ฐ๋ก SSN (Simultaneous Switching Noise)์ด๋ผ ๋ถ๋ฆฌ์ฐ๋ ์์์ ๋๋ค. ์ค์ ๋ก ๋ฐ์ํ๋ ํํ์๊ณก์ ์ถฉ๋ถํ ๊ณ ๋ คํ๊ณ ์ถ๋ค๋ฉด, ์ด๋ฌํ SSN์ ๊ณ ๋ คํ๋ ๊ฒ์ด ์ค์ํ ์์๊ฐ ๋ฉ๋๋ค. ์ด๋ฌํ SSN ํฌํจ ํด์์ ์ํด์๋ PCB์ SPICE model์ ์ถ์ถํ ๋ VRM pin๊ณผ ์ค์ VDD ์ ๋ ฅ pin์๋ port๋ฅผ ์ค์ ํ๊ณ ์ถ์ถํด์ผ ํ๋ฉฐ, Nexxim์ schematic ์์์ VRM์๋ ๊นจ๋ํ ์ ์์, ๊ทธ๊ฒ์ด trace๋ฅผ ๊ฑฐ์ณ ์ถ๋ ฅ๋๋ VDD pin์๋ IBIS์ VDD๋ฅผ ์ฐ๊ฒฐ์์ผ์ผ ํฉ๋๋ค. (๋ค์์ ์์ ์๊ฐ๋๋ ์ต์ข ์ ์ธ DDR2/3 SI ๋ถ์ ํ๋ก๋๋ฅผ ์ฐธ๊ณ ํ์ธ์.) D. RLC Parasitic IBIS model ์ ์ถ๋ ฅ๋ถ์๋ ํต์ ์ง๋ ฌ L-์ง๋ ฌ R-๋ณ๋ ฌ C์ 3๊ฐ ์์๊ฐ ๋ถ๊ฒ ๋๋๋ฐ, ์ด๊ฒ์ ๋ฐ๋์ฒด packaging์ ์กด์ฌํ๋ Bonding Wire์ ๊ธฐ์ RLC ์ฑ๋ถ์ ์๋ฏธํฉ๋๋ค. ์ฆ gold bonding wire์ ๊ธธ์ด ๋ฐฉํฅ์ผ๋ก ์กด์ฌํ๋ R๊ณผ L, ๊ทธ๋ฆฌ๊ณ GND๋ฅผ ๋ฐ๋ผ๋ณด๋ฉด์ ์๊ธฐ๋ C ๊ฐ์ ๋ชจ๋ธ๋ง ํ ๊ฐ์ ๋๋ค. ์ด ๊ฐ์ ํต์ IBIS file ๋ด์ component ์ค๋ช ๋ถ์ ๊ธฐ์ ๋์ด ์๋๋ฐ, ๊ธฐ๋ณธ์ ์ผ๋ก IBIS model์ ๋ฐ๋์ฒด ํ๋ก์์์ die (bare chip, packaging ํ์ง ์์ ์ํ์ ๋ฐ๋์ฒด ํ๋ก๊ธฐํ) ๊ธฐ์ค์ผ๋ก ๋ฝ์๋ด๊ธฐ ๋๋ฌธ ์ ๋๋ค. ๊ฐ์ ๋ฐ๋์ฒด die๋ผ ํ๋๋ผ๋, ๋ชฉ์ ๊ณผ ์ฉ๋์ ๋ฐ๋ผ MLF, QFP, BGA ๋ฑ๋ฑ ๋ค์ํ packaging ๊ธฐ์ ์ด ์ ์ฉ๋ ์ ์๊ธฐ ๋๋ฌธ์ ํจํค์ง๋ณ๋ก, ์ฆ component๋ผ๋ ๋ช ์นญ์ผ๋ก ํจํค์ง๋ณ bonding wire์ RLC ๊ธฐ์์์๋ฅผ ๋ฐ๋ก ์ ์ํ๊ณ ์์ต๋๋ค. ์ด๋ฌํ RLC package model ์ ์ธก์ ์ผ๋ก ์์๋ด๊ธฐ ํ๋ค๊ธฐ ๋๋ฌธ์, EM ์ ์๊ธฐ ํด์ tool๋ค์ ์ด์ฉ ํ์ฌ ์ถ์ถํ๊ฒ ๋๋ฉฐ, ์ด๋ฌํ RLC ์ถ์ถ์ ๋ํด์๋ Ansoft์ Q3D Extractor๋ TPA์ ๊ฐ์ ์ ์ฉ tool๋ค ์ด ์ ๊ณ ํ์ค์ผ๋ก ๋์ด ์์ต๋๋ค. ์ผ๋ฐ์ ์ผ๋ก ์ด๋ฌํ RLC ๊ธฐ์ ์์ ๊ฐ์ IBIS file๋ด์ [Component] ๋ณ๋ก ์ ๋ฆฌ๊ฐ ๋์ด ์์ผ๋ฉฐ ๊ฐ pin ๋ณ๋ก, ์ฆ bonding wire๊ฐ ์กด์ฌํ๋ ์ ์ถ๋ ฅ pin ๋ง๋ค ๊ฐ๊ธฐ ๋ค๋ฅธ ๊ธธ์ด์ ์กฐ๊ฑด์ ๊ฐ์ง RLC ๊ฐ์ ๊ฐ์ง๊ฒ ๋ฉ๋๋ค. ๊ทธ๋ฌ๋ ์ธ์ ๋ ์ด๋ ๊ฒ RLC ๊ฐ์ ์ถ์ถํ๊ธฐ ์ฌ์ด ๊ฒ์ ์๋๊ธฐ ๋๋ฌธ์, ํต์ IBIS file ๋ด์ package model๋ก ์ ์๋ ํ๊ท ๊ฐ์ ์ ์ฉํ๊ธฐ๋ ํฉ๋๋ค. 80
81.
์์ ํ ์คํธ ์ด์
IBIS file ๋ด์ Component ์ ์ ๋ถ๋ถ์ ์์ ๋ก์, Component ์ด๋ฆ ๋ฐ์ผ๋ก [Package] ๋ผ๊ณ ๋์ด ์๋ ๋ถ๋ถ์ RLC ๊ฐ์ด ํด๋น package์ RLC ๋ํ ๊ฐ์ ๋๋ค. ๊ทธ ์๋์ ์ ์๋ [Pin] ๋ถ๋ถ์ด ๋ฐ๋ก ๊ฐ pin๋ณ RLC ๊ธฐ์์์ ๊ฐ์ธ๋ฐ, Pin๋ณ ๊ฐ์ด ์กด์ฌํ๋ ๊ฒฝ์ฐ๋ Pin๋ณ ๊ฐ์ ๊ฐ๊ฐ ์ ์ฉ ํ๊ณ , ๋ง์ฝ ์๋ค๋ฉด ๊ทธ ์์ Package ๋ํ ๊ฐ์ ์ ๋ ฅํด์ผ ํฉ๋๋ค. ์์ง๋์ด ์ ์ฅ์์ ์ค์ํ ์ ์ ์ด๋ฌํ RLC ๊ธฐ์ ์์๋ค์ ์ํฅ์ธ๋ฐ, ํต์ 1Gbps ์ดํ์ ์๋์์ ๋ ์ ํธํ์ง์ ๋ง๋ํ ์ํฅ์ ์ฃผ์ง๋ ์์ต๋๋ค. ๋ฌธ์ ๋ Gpbs ๊ธ ์ด์์ด ๋๋ฉด ์ด๋ฌํ RLC ๊ฐ๋ค์ด ์ ํธ ํน์ฑ์ ์ํฅ์ ๋ฏธ์น๋ ์๋๊ฐ ๊ธ๊ฒฉํ ์ฆ๊ฐํ๊ธฐ ์์ํ๋ค๋ ์ ์ด๋ฉฐ, ๊ณ ์ฃผํ์์์ ์ํผ๋์ค๋ฅผ ํฌ๊ฒ ํ๋ฉด ์ ์ ํธ๊ฐ ์ดํ ๋๋ ์๋๊ฐ ๋นจ๋ผ์ง๋๋ค. ๊ทธ๋ ๊ธฐ ๋๋ฌธ์ ๋ณด๋ค ์ ํํ ํด์์ ์ํด์๋, ๋ฐ๋์ IBIS file ๋ด์ ์ ์๋ pin๋ณ ํน์ ์ ์ฒด ํ๊ท ๊ฐ์ด ํด๋นํ๋ RLC ๊ฐ์ ์ฝ์ ํ์ schematic์์ ๊ฐ pin์ IBIS model์ ๋ฌ์์ฃผ๋ ๊ฒ์ ๊ถ์ฅํฉ๋๋ค. DDR2 ๋ง ํ๋๋ผ๋, 800Mbps์ ์๋์์๋ ๊ธฐ์ RLC์ ์ํ ํํ ๋ณํ๊ฐ ๋์ ๋ณด์ด๊ธฐ ์์ํ๊ธฐ ๋๋ฌธ์, ์ ํํ SI ๋ถ์์ ์ํด์๋ผ๋ฉด IBIS file์ ์ ์๋์ด ์๋ ๋๋ก ์ ํํ ์ ๋ ฅํด์ค ํ์๊ฐ ์๋ค๋ ์ ์ ๊ผญ ๊ธฐ์ตํด ๋์๊ธฐ ๋ฐ๋๋๋ค. 81
82.
SI Design Guide
for DDR2/3 PCB์ง๊ธ๊น์ง์ ์ค๋ช ์ ์ ํธ๋ฅผ ๋ณด๋ด๋ Driver ์ ์ฅ์์์ IBIS ํ๋ก ์ค๋ช ์ด์๋๋ฐ, ์๋์ ๊ทธ๋ฆผ์ ์ ํธ๋ฅผ ์์ ํ์ฌ SI ๊ฒฐ๊ณผ๋ฅผ ํ๋ ํ๋ Receiver ๋จ์์์ IBIS ํ๋ก์ ๋๋ค. ๊ธฐ๋ณธ์ ์ผ๋ก IBIS ์ค์ ๋ฐฉ๋ฒ์ด๋ RLC ๊ธฐ์์์๋ฅผ ๊ตฌ์ฑํ๋ ๋ฐฉ๋ฒ๋ก ์ Driver์ ๊ฒฝ์ฐ์ ๊ฐ์ต๋๋ค. Receiver๋จ์์๋ ํต์ SSN์ ํฌํจํ์ง ์๋ ๊ฒฝ์ฐ๊ฐ ๋ง์ผ๋, On-board DDR2/3์ ๊ฐ์ด Driver/ Receiver๊ฐ ๊ฐ์ ์ ์์ฒด๊ณ๋ฅผ ๊ณต์ ํ ๊ฒฝ์ฐ๋ Receiver์๋ SSN power๋ฅผ ๊ฑธ์ด์ฃผ๋ ๊ฒ์ด ์ ๋ฆฌํ ๊ฒฝ์ฐ๊ฐ ์์ต๋๋ค. ์ด ๋๋ Driver ๋จ์ ๊ฒฝ์ฐ์ ๋ง์ฐฌ๊ฐ์ง๋ก ์ค์ ํ๋ฉด ๋๋ฉฐ, ์์ ๋จ์ด๊ธฐ ๋๋ฌธ์ Logic_In ๋จ์๋ open ์ํ๋ก ๋๋ฉด ๋ฉ๋๋ค. Receiver๋จ์์ IBIS model๋ก I/O type์ ์ฌ์ฉํ ๋๋ Enable ๋จ์ ์ค์ ์ ์ฃผ์ํด์ผ ํ๋๋ฐ, Driver์ ๊ฒฝ์ฐ์ ๋ฐ๋๋ก ํด์ฃผ์ด์ผ ํฉ๋๋ค. ์ฆ Active Low๋ก ์ ์๋ IBIS model์ด๋ผ๋ฉด logic 1 (VDD)๋ก, Active High๋ก ์ ์๋ ๊ฒฝ์ฐ๋ 0 (GND)์ผ๋ก ํด์ฃผ์ด์ผ Receiver๋ก์ ์ ์๋์ ํ๊ฒ ๋ฉ๋๋ค. ๋ง์ฝ Input type์ IBIS model์ ํ์ฉํ Receiver๋ผ๋ฉด, ์๋ ๊ทธ๋ฆผ๊ณผ ๊ฐ์ด ๋์ฑ ๋จ์ํ๊ฒ ๊ตฌ์ฑํ ์ ์๊ฒ ๋ฉ๋๋ค. 82
83.
3-3. SI ํด์์ฉ
Schematic ๊ตฌ์ฑ ๊ฒฐ๊ณผ์ ์ผ๋ก DDR2/3์ Bytelane SI ๋ถ์์ ์ํ ์ ์ฒด์ ์ธ schematic์ ์๋์ ๊ฐ์ต๋๋ค. ๊ฐ์ด๋ฐ๋ SIwave์ EM ํด์์ ํตํด ์ถ์ถ๋ PCB์ SPICE model์ด๋ฉฐ, ์์ชฝ์ ๊ฐ pin๋ณ IBIS ํ๋ก๋๊ฐ ์กด์ฌํฉ๋๋ค. ํ๋์ Bytelane์ ํด์ํ๊ธฐ ์ํด์๋ ์์ชฝ์ ๊ฐ๊ธฐ 2๊ฐ์ DQS pin๊ณผ 8๊ฐ์ DQ pin์ ๋ํ IBIS ํ๋ก๋๊ฐ ์๊ฒ ๋๋ฉฐ, ๊ธฐํ Enable ์ค์ ์ด๋ ์ ์ฒด์ ์ธ VDD ๋จ์๋ฅผ ์ํ ์ ์ํ๋ก๊ฐ ๋ถ๊ฒ ๋ฉ๋๋ค. ์ฌ๊ธฐ์ SSN์ ๊ณ ๋ คํ๋๋ ์ํ๋๋์ ๋ฐ๋ผ ์ฝ๊ฐ ํ๋ก๋๊ฐ ๋ฐ๋ ์ ์์ต๋๋ค. ์ ์ ์์ ์ค๋ช ํ ๊ฒ์ฒ๋ผ, SSN์ ๊ณ ๋ คํ๊ธฐ ์ํด์๋ PCB๋ฅผ ํด์ํ ๋ ๋ฏธ๋ฆฌ VRM์์ Memory/Controller์ ๋ค์ด๊ฐ๋ ์ ์๋จ์ ์ ์๋ค์ port๋ฅผ ์ธ๊ฐํ์ฌ ํด๋น port์ ๋ํ ํด์๊ฒฐ๊ณผ๊ฐ SPICE model ์์ ํฌํจ๋์ด ์์ด์ผ ํฉ๋๋ค. 83
84.
SI Design Guide
for DDR2/3 PCB์ ๊ทธ๋ฆผ์ Driver ๋จ์์ SSN์ ๊ณ ๋ คํ์ง ์์ DQ SI test๋ฅผ ์ํ IBIS ํ๋ก๋ ์ ๋๋ค. ์ด ๊ฒฝ์ฐ ์์ชฝ์ ๋ฌ๋ฆฐ IBIS์ power ๋จ์๋ ๊ทธ๋ฅ open์ผ๋ก ํ๊ณ , IBIS ์ค์ ์์ Power๋ฅผ On ์์ผ์ฃผ๋ฉด ๋ฉ๋๋ค. SSN์ ๊ณ ๋ คํ๋ ค๋ฉด, ๊ธฐ๋ณธ์ ์ผ๋ก SPICE์ IBIS ํ๋ก๋๋ ์๋์ ๊ฐ์ ๊ด๊ณ๋ฅผ ๊ฐ์ ธ์ผ ํฉ๋๋ค 84
85.
์์ ํ๋ก์์ ๋ํ๋ธ
๊ฒ์ฒ๋ผ, LDO๋ PMIC/Regulator์์ ๊นจ๋ํ ์ ์ "VRM"์ด ๊ณต๊ธ๋๋ ๋จ์๋ฅผ ๊ฑฐ์ณ ์ ์์ด ์ธ๊ฐ๋๊ณ , PDN (Power Delivery Network)์ด ๋ชจ๋ธ๋ง๋ SPICE model์ ์ง๋ Memory/ Controller๋ก ์ ๋ฌ๋๋ VDD ์ถ๋ ฅ pin์ ํตํด IBIS ํ๋ก๋์ Power๊ฐ ์ธ๊ฐ๋์ด์ผ ํฉ๋๋ค. ์ด๋ ๋ด๋ถ IBIS ์ค์ ์์ Power ๋ Off๋ก ์ค์ ํด์ผ ํฉ๋๋ค. ์์ ๊ฐ์ ํ๋ก๋์ ๊ฒฝ์ฐ๋, ์ ์์ ์ ๊ฑฐ์น๋ฉด์ ๋ฐ์ํ ๊ฐ์ข ์ ์๋ ธ์ด์ฆ, ์ฆ SSN์ด ํฌํจ๋ ์ํ๋ก IBIS ํ๋ก๋์ ์ ์์ด ์ธ๊ฐ๋๊ณ , ๊ฒฐ๊ณผ์ ์ผ๋ก SSN์ด ๋ฐ์๋ IBIS ์ถ๋ ฅ ํํ์ด ๋ง๋ค์ด์ง๊ฒ ๋ฉ๋๋ค. ์ฆ Dirver ์์ IBIS๋ฅผ ํตํด ์ค์ ์ ์ธ ํํ์ด ๋ง๋ค์ด์ง ๋, ์ ์์ ๋ ธ์ด์ฆ๊ฐ ๋ฐ์๋ ๋ณด๋ค ์ค์ ์ ์ธ ์ถ๋ ฅ ํํ์ DDR ์ ๋ก์ ์ธ๊ฐํ ์ ์๊ฒ ๋๋ ๊ฒ์ ๋๋ค. ์ด๋ฌํ SSN ์ ๋ ฅ์ ์ ํธํ์ง์ ์ค์ํ ์ํฅ์ ๋ฏธ์น ์ ์์ผ๋, ์๋ฎฌ๋ ์ด์ ์ ์ผ๋ก๋ ๊ต์ฅํ ์ด๋ ค์ด ๊ธฐ์ ์ด๋ผ ํ ์ ์์ต๋๋ค. ํ์ฌ๊น์ง๋ Ansoft Nexxim๋ง์ด ์ด๋ฌํ SSN์ ๊ณ ๋ คํ SI ํด์์ด ๊ฐ๋ฅํ ์ ์ผํ tool์ด์ง๋ง, SSN์ด ๋๋ฌด ํฐ ์ํ์์ ์ ๋ ฅ๋๋ฉด transient solver๊ฐ ์๋ ด๋์ง ์์ ์๋ ์์ต๋๋ค. ๋ง์ฝ SSN ์ ๋ ฅ ํ์ transient์ ์๋ ด์ฑ์ด ๋๋น ์ง๋ฉด ์ฐ์ SSN ๊ฒฐ๊ณผ๋ง ํด์ํ์ฌ ๊ทธ ์ ๋๋ฅผ ๊ฐ๋ ํด๋ณด๊ณ , PI ๋จ๊ณ์์ ์ ์ ๋ ธ์ด์ฆ๋ฅผ ๋จผ์ ์ก์์ผ ํ ๊ฒฝ์ฐ๋ ์์ต๋๋ค. ์ด๋ ๋ฏ ์ฐจ๊ทผ์ฐจ๊ทผ ์๋ฆฌ์ ์ด์ ๋ฅผ ์ดํดํด๊ฐ๋ฉด์ ์ ํฉํ ํ๋ก๊ตฌ์ฑ์ ํ๊ณ , ์ ์ ๋ ธ์ด์ฆ์ ํฌ๊ธฐ๋ฅผ ์ ๊ด์ฐฐ ํ๋ฉฐ ์งํํจ์ผ๋ก์จ ๋ณด๋ค ์ค์ ์ ์ด๊ณ ๋ ์ ํํ ์๋ฎฌ๋ ์ด์ ์ ์ํํ ์ ์๊ฒ ๋ฉ๋๋ค. SSN ์ถ๊ฐ์ฌ๋ถ ๋ฌธ์ ๋ง ๊ฒฐ์ ๋๋ฉด, ๋๋จธ์ง ํ๋ก๋๋ ์ ์ ์์ ์ค๋ช ํ ๊ฒ์ฒ๋ผ pin๋ณ๋ก IBIS ํ๋ก๋๋ง ๋ฐ๋ณต์ ์ผ๋ก ์ ๊ตฌ์ฑํด์ฃผ๋ฉด ๋ฉ๋๋ค. ์ด ์์ ์ ์ด๋ ต์ง๋ ์์ผ๋ ๋ค์ ๋ฒ๊ฑฐ๋ก์ธ ์ ์๋ ์์ ์ด๋ฉฐ, ๊ตฌ์ฑ ๊ณผ์ ์์ฒด๋ฅผ ์ ์ดํดํ ํ์๊ฐ ์์ต๋๋ค. ๋ง์ง๋ง 4์ฅ์์๋ DDR2/3 ๋ถ์ ์๋ํ ํ๋ก๊ทธ๋จ์ ๋ํด ์๊ฐํ๊ณ ์๋๋ฐ, ์ด๋ฌํ ์๋ํ ํ๋ก๊ทธ๋จ ์ด ๋งค์ฐ ํธ๋ฆฌํ๊ณ ํจ์จ์ ์ด๊ธด ํด๋, 3์ฅ์์ ์ค๋ช ํ๊ณ ์๋ SI ํด์์ ๊ธฐ๋ณธ ๊ฐ๋ ์ด ์์ด์ผ์ง๋ง ์ ํํ DDR2/3 SI ๋ถ์๊ณผ์ ์ ์ํํ ์ ์๋ค๋ ์ ์ ๊ธฐ์ตํด๋์๊ธฐ ๋ฐ๋๋๋ค. 85
86.
SI Design Guide
for DDR2/3 PCB 3-4. Eye Diagram / Mask ์ ์ฉ SI ํ๋ก๋๋ฅผ ์์ฑํ๊ณ Transient ํด์์ ์ํํ ํ์๋, Eye Diagram์ plotํ์ฌ ์ฑ๋ฅ์ ๊ฒ์ฆํ๊ฒ ๋ฉ๋๋ค. Eye Diagram์ ๋ณด๋ ค๋ฉด, Create Eye Diagram ๋ฉ๋ด๋ฅผ ์ด์ฉํ์ฌ ์์ฑ ํด์ผ ํ๋ฉฐ Unit Interval์ bitrate์ ์ฃผ๊ธฐ์ ๋ง๊ฒ ์ ํํ ์ ๋ ฅํ๋ ๊ฒ์ด ์ค์ํฉ๋๋ค. ์ด ๋ offset ์ค์ ๋ ๋๋ก ์ค์ํ๋ฐ, ์ด๋ฐ๋ถ์ ํํ์ด stable ํด์ง๋๋ฐ ๋ช ์ฃผ๊ธฐ์ ์๊ฐ์ด ์์๋ ์๋ ์์ผ๋ฏ๋ก, ์ฝ๊ฐ์ offset ์๊ฐ์ ์ ๋ ฅํ์ฌ ๋ถ์์ ํ ์๋ถ๋ถ ํํ์ ์๋ผ๋ด๋ ๊ฒ์ด ์ ๋ฆฌํ ๊ฒฝ์ฐ๋ ๋ง์ต ๋๋ค. Nexxim์ ํตํด ์์ฑ๋ Eye Diagram Plot์ ์๋์ ๊ฐ์ต๋๋ค. 86
87.
์ด๋ Eye Diagram์
๋๋ธ ํด๋ฆญํด๋ณด๋ฉด, Eye์ ๊ด๋ จ๋ ๋ช ๊ฐ์ง ์ค์ ์ด ๋์ต๋๋ค. DDR2/3 ํด์์์๋ Default ์ํ๋ก ๋ถ์ํด๋ ๋ฌด๋ฐฉํ๋ฉฐ, ํต์ ๊ณ์ธก๊ธฐ์ฒ๋ผ ํ ์ฃผ๊ธฐ์ ์์ ํ Eye๋ฅผ ํ์ธํ ์ ์๋๋ก 2์ฃผ๊ธฐ์ ํํ์ ํ๋ฉด์ ๋ณด์ฌ์ฃผ๋ Front Panel Eye๋ฅผ ์ฌ์ฉํ๊ณ ์์์ ์ ์ ์์ต๋๋ค. Rectangular Plot์ ์์ ๊ทธ๋ฆผ์ฒ๋ผ Eye Diagram ์๋์ ์ ์ฒด ์ฃผ๊ธฐํํ์ ๋ชจ๋ ๋ณด์ฌ์ฃผ๋ ๊ธฐ๋ฅ์ด๋ฉฐ, ์ ์ฒด์ ์ธ bit์ ํ๋ฆ์ ๊ด์ฐฐ ํ๋๋ฐ ์ ์ฉํ ๊ธฐ๋ฅ์ ๋๋ค. ๋ง์ฝ ์ค๋ฅธ์ชฝ์ฒ๋ผ ํ ์ฃผ๊ธฐ๋ง ๊ด์ฐฐํ๋ Eye Diagram์ด๋ผ๋ฉด, ํํ์ด ์ค์์ ์์ง ์๊ธฐ ๋๋ฌธ์ Mask๋ฅผ ์ ์ฉํ๊ธฐ ํ๋ ๋ชจ์์ด ๋ฉ๋๋ค. ์ด ๊ฒฝ์ฐ delay time์ ์ ์ฉํ์ฌ ํํ์ ์ต์ง๋ก ๊ฐ์ด๋ฐ๋ก ์์ง์ผ ์๋ ์์ผ๋, ์ผ์ชฝ๊ณผ ๊ฐ์ด 2์ฃผ๊ธฐ๋ฅผ ๊ด์ฐฐํ๋ Front Panel Eye๋ฅผ ํ์ฉํ๋ฉด, ๊ทธ๋๋ก ํ ์ฃผ๊ธฐ์ Eye ํํ์ ํ์ธํ ์ ์์ด์ ๋ณ๋์ delay time ์กฐ์ ์์ด๋ ์ฑ๋ฅ๊ฒ์ฆ์ด ๊ฐ๋ฅํด์ง๋๋ค. ์ด๋ฌํ Eye Diagram ๊ฒฐ๊ณผ ๋ฅผ ๊ฒ์ฆํ๊ธฐ ์ํด์๋ Mask๋ฅผ ๊ทธ๋ ค์ผ ํ๋๋ฐ, ์์ ๋ฉ๋ด ๋ ๋ฒ์งธ tab์์ edit๋ฅผ ์ ํํ์ฌ Mask ํ์ ์ ๊ทธ๋ฆฝ๋๋ค. 87
88.
SI Design Guide
for DDR2/3 PCBMask๋ ๋ํ์ ๊ฐ ๊ผญ์ง์ ์ขํ๋ฅผ ์์๋๋ก ์ ๋ ฅํจ์ผ๋ก์จ ์์ฑ๋๋ฉฐ, ์ ์ฒด์ ์ผ๋ก ํ๊ณก๋ฉด์ด ๋๋๋ก ๋ง๋ค ์ด์ฃผ๋ ๊ฒ์ด ์ค์ํฉ๋๋ค. ์๋๋ DDR2/3 ์ Setup/Hold time ๊ฐ์ ์ด์ฉํ์ฌ ๋ง๋ค์ด๋ธ ๊ฐ๋จํ Mask์ ์์ด๋ฉฐ, ํ๊ณก๋ฉด์ด ์ด๋ฃจ์ด์ง๋ฉด ์๋์ ์ผ๋ก Mask์ ์์์ด ์ ํ์ง๊ฒ ๋ฉ๋๋ค. ์ด๋ ๊ฒ ๊ทธ๋ ค์ง Mask์ ์ ํธํํ์ด ๊ฒน์น์ง ์์ผ๋ฉด, ์ผ๋จ Eye Diagram์์์ spec์ ๋ง์กฑํ๋ค๋ ๋ป์ด ๋ฉ๋๋ค. ์ค์ ๋ก๋ ๋จ์ํ ๊ฒน์น์ง ์๋ ๊ฒ ๋ณด๋ค๋ ์ด๋ ์ ๋ Timing Margin์ ๊ฐ์ง๋๋๊ฐ ์ค์ํด์ง๋๋ฐ, Plot ์์์ Marker ๊ธฐ๋ฅ์ ์ด์ฉํ์ฌ ๋๋ต์ ๊ณ์ฐ์ด ๊ฐ๋ฅํฉ๋๋ค. ๋ณด๋ค ์ ํํ Margin ๊ณ์ฐ์ ์ํด์๋, 4์ฅ์์ ์๊ฐํ๋ APDS Wizard์ ์๋ํ๋ Eye ๋ถ์๊ธฐ๋ฅ์ ํ์ฉํจ์ผ๋ก์จ Setup/Hold margin๋ค์ ์ฝ๊ฒ ๊ณ์ฐํด๋ผ ์ ์์ต๋๋ค. 88
89.
4. Automatic Verification 4-1.
APDS Wizard๋? 4-2. DDR2/3๋ฅผ ์ํ Wizard Setting 4-3. ์คํ ๋ฐ ๊ฒฐ๊ณผ๋ณด๊ธฐ 89
90.
SI Design Guide
for DDR2/3 PCB 4-1. APDS Wizard๋? APDS๋ SIwave์ Designer/Nexxim์ด ๊ฒฐํฉ๋ SI/PI/EMI ์๋ฎฌ๋ ์ด์ S/W ํจํค์ง์ ๋๋ค. APDS Wizard๋ SI ๋ถ์์ ๋ณด๋ค ๊ฐํธํ๊ฒ ํ ์ ์๋๋ก, ๊ฐ์ข ์ค์ ๊ณผ์ ์ ์๋ํํ ์ค๊ณ์๋ํ S/W๋ก์, DDR2/3/4 ๋ถ์์ ์ต์ ํ๋์ด ์์ต๋๋ค. APDS Wizard๊ฐ ํ๋ ์ญํ ์ ์๋์ ๊ฐ์ต๋๋ค. โ ์ฌ์ฉ์์ ์ค์ ์ ๋ฐ๋ผ ์๋์ผ๋ก Full Schematic ์์ฑ โ DDR2/3/4์ JEDEC spec ์ ํ ๊ฐ๋ฅ โ ์๋์ ์ธ ํด์ ๋ฐ DQ๋ณ Eye Diagram plot โ DDR2/3 ์ ์ฉ Eye Mask ์์ฑ ๋ฐ Setup/Hold margin ๋ณด๊ณ ์ ์์ฑ โ SSN์ ํฌํจํ SI ๋ถ์๊ธฐ๋ฅ ์ ํ ๊ฐ๋ฅ APDS Wizard๋ฅผ ์ฌ์ฉํ๋ฉด ์ฌ์ฉ์์ ๊ธฐ๋ณธ์ ์ธ ์ค์ ๋ง์ผ๋ก๋ DDR2/3 DQ ์ ๋ก์ SI ๋ถ์์ ์๋ํํ ์ ์๊ณ , ์ต์ข ์ ์ผ๋ก ์ค๊ณ๋ DDR2/3 PCB ์ ๋ก๋ค์ ์ฑ๋ฅ pass/fail์ ๋ฐ๋ก ๊ฒ์ถํ ์ ์๋ ํธ๋ฆฌํ ํด์ ๋๋ค. ์ฌ์ฉ์๋ SIwave ์์์ ๋ถ์์ ์ํ๋ DQ ์ ๋ก์ DQS ์ ๋ก ๋ฐ (SSN ํฌํจ ํด์์) ์ ์๊ด๋ จ ๋ถ์ port๋ฅผ ์ธ๊ฐํ๊ณ , SPICE ๋ชจ๋ธ์ ์ถ์ถํ๋ฉด ๊ทธ ์ดํ์ ๋ชจ๋ ํ๋ก๊ตฌ์ฑ/ํด์/๊ฒฐ๊ณผ๋ถ์ ๊ณผ์ ์ Wizard๋ฅผ ์ด์ฉํ์ฌ 100% ์๋ํํ ์ ์์ต๋๋ค. 90
91.
APDS Wizard์ ๊ธฐ๋ณธ์ ์ธ
ํด์ ํ๋ฆ์ ์๋์ ๊ฐ์ต๋๋ค. ํด์๊ณผ์ ์ ๋๋ฌ๋ณด๊ธฐ ์ ์ ์ฐจ๊ทผ์ฐจ๊ทผ DDR2/3 ๋ถ์๊ณผ์ ์ ํต์ฌ์ ์ ์ดํดํด๋ณด์๊ธฐ ๋ฐ๋๋๋ค. 1. PCB Layout์์ ํด์ํ๊ณ ์ ํ๋ Trace๋ฅผ ์ ํํ๋ค. DDR2/3์์ ํต์ฌ ๋ถ์๋์์ ๊ฒฐ๊ตญ ๋ฐ์ดํฐ ์ ๋ก์ ์ ํธ ํ์ง ์ ๋๋ค. ์ด๋ฅผ ์ํด SIwave์ ํด๋น PCB Layout์ ๋ถ๋ฌ์จ ํ, ๋ถ์์ ํ์ํ DQ ์ ๋ก์ DQS ์ ๋ก๋ค์ ์ ํํ๊ณ ๊ฐ ์ ๋ก์ ์ ์ถ๋ ฅ ๋จ์ Port๋ฅผ ์ค์ ํฉ๋๋ค. 2. Frequency Sweep&SPICE ์์ฑ ์ ํ๋ trace์ ์ฃผํ์ ์๋ต ํน์ฑ์ ํ์ธํ๊ธฐ ์ํด Frequency Sweep์ ์ํํฉ๋๋ค. ์ฃผํ์ ์๋ตํด์์ด ๋๋๋ฉด, ์ด ๊ฒฐ๊ณผ๋ฅผ ๊ธฐ๋ฐ์ผ๋ก Full-wave SPICE model์ ์์ฑํฉ๋๋ค. ์ด SPICE file์ ๊ฒฐ๊ตญ PCB์ trace ํ์์ ๋ฐ๋ฅธ ํน์ฑ์ ๋ชจ๋ธ๋งํ ๋ฑ๊ฐํ๋ก๊ฐ ๋๋ฉฐ, ์ด๊ฒ์ ์ด์ฉํ์ฌ SI ๋ถ์์ ์ํํ๊ฒ ๋ฉ๋๋ค. 3. APDS Wizard๋ก ๊ฐ์ ธ์ค๊ธฐ APDS Wizard๋ฅผ ๊ตฌ๋์ํจ ํ, ์ ์๋ SPICE model file์ import ํด์ต๋๋ค. SPICE์ ๋ฏธ๋ฆฌ ์ค์ ๋์ด ์๋ DQ/DQS port๋ค์ Controller์ Memory ๋ณ๋ก ๋ฐฐ์นํด์ค ํ ๊ฐ๊ฐ์ IBIS ์ค์ ์ ์ ๋ ฅ ํฉ๋๋ค. 4. ์๋ ๋ถ์ ์คํ DDR2/3 ๋ถ์์ ์ ์ฉํ spec์ ์ ํํ๊ณ , data rate ์ jitter ๋ฑ์ ํต์ฌ ์ฌํญ์ ์ ๋ ฅ ํ์ ๋ถ์์ ์คํํ๋ฉด, ๊ทธ ์ดํ์ ๋ชจ๋ ๊ณผ์ ์ด ์๋์ผ๋ก ์งํ๋ฉ๋๋ค. ์๋์ผ๋ก ํด์์ฉ Schematic์ด ์์ฑ ๋๊ณ ํด์๋๋ฉด์, ๊ฐ Eye Diagram ๋ณ๋ก DDR2/3 mask์ Setup/ Hold margin์ ๊ทธ๋ํฝ์ ์ผ๋ก ํ์ํด์ฃผ๋ฉฐ, ์ต์ข ์ ์ผ๋ก ์ ์ฒด DQ๋ค ์ Pass/Fail์ ๋ณด๊ณ ํ๋ฉด์ ์ข ๋ฃ๋ฉ๋๋ค. 91
92.
SI Design Guide
for DDR2/3 PCB 4-2. DDR2/3๋ฅผ ์ํ Wizard Setting Step 1. SPICE ๋ถ๋ฌ์ค๊ธฐ 3์ฅ์์ ์ค๋ช ํ๋ ๊ฒ์ฒ๋ผ, DDR2/3์ Bytelane (DQ+DQS)์ ๋ํด ์ ์ถ๋ ฅ port๋ฅผ ์ง์ ํ ํ S/Y/Z ํด์ ๊ฒฐ๊ณผ์ ๊ธฐ๋ฐํ์ฌ SPICE file์ ์ถ์ถํฉ๋๋ค. Wizard์์๋ ์ ์ผ ๋จผ์ ์ด๋ ๊ฒ ์ถ์ถํ SPICE file์ ๋ถ๋ฌ์ ์ผ ํฉ๋๋ค. SPICE file์ ๋ถ๋ฌ์ค๋ฉด ์์ ๊ทธ๋ฆผ์ฒ๋ผ ํ๋ฉด ์ค๋ฅธ์ชฝ ์์ SPICE file์ ์ค์ ๋์ด ์๋ port๋ค์ด listing๋ฉ ๋๋ค. Step 2. Port ํ ๋นํ๊ธฐ listing๋ port๋ค์ driver/receiver์ DQ/DQS์ ๋ง๊ฒ ํ ๋นํด์ฃผ์ด์ผ ํ๋๋ฐ, Port๋ฅผ ํด๋น ์์น๋ก ์ด๋ ํ๊ธฐ ์ํด์ ์ฐ์ ์ฎ๊ธฐ๊ณ ์ ํ๋ ํฌํธ ์ผ์ชฝ์ ์ฒดํฌ๋ฐ์ค์ ์ฒดํฌ๋ฅผ ๋ฃ์ต๋๋ค. 92
Jetzt herunterladen