1. System Verilog
System C

2. System C
• 特徴
• C++のテンプレートライブラリとして無
償で提供
• C++で書ける(オブジェクト指向)
• TLMを使って抽象度の高い記述方法がで
きる

3. 欠点
• C++の書き方(Template,継承など)と
SystemC独自の書き方を覚える必要
• RTL回路記述も出来るが効率が悪い
• RTL回路記述なら従来のHDLを用いる
べき
• SystemCはシュミレーションモデル
しか出されないので実際の記述は
HDL

4. System Verilog
• 特徴
• Verilogの拡張.検証機能が増強
• always文でFFかラッチの指定が可
能(厳密な記述が可能)
• オブジェクト指向言語
• 記述言語と検証言語を統合(論理と検
証を同時に行える
• Verilog HDLでのテストベンチ?

5. 欠点
• SystemCと比べると抽象度は高くない
• 流行ってない…?

6. 両者の違い
• System-Cは抽象度を上げている
• 記述する情報量を減らす
• System Verilogは抽象度はそのままに
機能を拡張した.
• 同じ情報を効率良く記述する方法を
採用