1. ESCUELA SUPERIOR POLITECNICA DEL LITORAL
FACULTAD DE INGENIERIA EN ELECTRICIDAD Y COMPUTACIÓN
SISTEMAS DIGITALES I
PRIMERA EVALUACION II TÉRMINO 2006-2007 6 de diciembre de 2006
NOMBRE : ____________________________________ PARALELO : _____
PRIMER TEMA (34 p)
Para el siguiente circuito, encuentre la función lógica F.L. Asuma que todas las señales de
entrada son de lógica positiva. No minimice la función
A
C
B
GND
Vcc
C
A
D
Vcc F
D
A
B
C
B
Vcc
D
A

2. SEGUNDO TEMA (33 p)
Presentar la Tabla de Verdad de un Convertidor de Código cuya entrada B sea un código
de 4 bits (B3 B2 B1 B0) que representa a los dígitos hexadecimales codificados en
binario. Además tiene una entrada habilitadora de lógica negativa EN.L.
Las salidas del convertidor de código son enviadas a un display de 7 segmentos que
muestran el símbolo hexadecimal correspondiente al número binario ingresado. Los
dígitos hexadecimales B y D se muestran en minúsculas para diferenciarlos de los
números 8 y 0 respectivamente.
Cuando EN.L = L, el Convertidor de Código muestra en el display el número binario
convertido a hexadecimal. Por otro lado, cuando EN.L = H, el Convertidor de Código
muestra totalmente apagado al display.
Las entradas tienen la siguiente lógica: B3.H, B2.H, B1.H, B0.H, EN.L. Todas las salidas
son de lógica positiva.
a
a
b
b
Convertidor f
c
(B)2 de g
c
d
Código e
4 e d
EN.L f
g
TERCER TEMA (33p)
Para cada una de las siguientes funciones lógicas, presente:
a) Minimización de la función usando Mapas de Karnaugh
b) Implementación de la función minimizada, mediante un programa en VHDL
usando descripción RTL. Asuma que todas las señales trabajan en lógica positiva.
F1 ( A, B, C , D ) = ∑ (0,6,14,15) + ∑ (2,4,7,8,10,12)
1.
φ
1
F2 = A.C .( B.D + B.D ) + A.B.C + A.C .D + B.C .D + A.B.C .D
2.
F3 = Y .Z .W + X .Z .W + X .Y .W + X .Y .Z + X .Y .Z .W + X .Y .W
3.