2017/01/28のSDSoC勉強会 LT資料

1. @aster_ism
既存資産を活用する
SDSoCの使い方に関する考察
2017/01/28
SDSoC勉強会

2. 自己紹介
 Twitter ID： @aster_ism
 お仕事： 本社は愛知県
現在、某プロジェクトに巻き込まれて東京勤務
主に画像処理系のアルゴのＨＷアーキの検討
・FPGA、GPU、ASIC... どれがいいの？
・回路化するならどんな構成がいいの？
2017/01/28 SDSoC勉強会 @aster_ism 2

3. 某日の弊社
2017/01/28 SDSoC勉強会 @aster_ism 3
新しいIP作るからaster_ismさんも手伝ってね！
あ、はい！
というか、コアは作ったから
周辺回路とDMA作って全体デモできるようにして！
……え？
一番楽しいところ取られてるやん……

4. 某日の弊社２
2017/01/28 SDSoC勉強会 @aster_ism 4
aster_ismさん！○○の機能は必須ってことだから
制御レジスタ用のwire出しておいたから！後つないでおいて
え、はい……
また仕様が変わった！

5. 全体構成
2017/01/28 SDSoC勉強会 @aster_ism 5
オレオレ
演算IP
IF
前処理
IP
後処理
IP
PS
画像処理
IP1
画像処理
IP2
ほぼ弄ることがない
→ SDSoC プラットフォーム
演算IPで変わる、モチベーション↓
→ SDSoC でソフト or ハード化
たぶん良く変わる、AXI4のHDL書きたくない
→ VivadoHLS
次回オレオレIPにも柔軟に対応できて、使い回しできそう！
こだわりたいのでHDL

6. プラットフォームの作成
2017/01/28 SDSoC勉強会 @aster_ism 6
(UG1146 より)
 ZCU102用のプラットフォーム
 画像処理メインなので
HDMIのIN/OUT
もしくはUSBカメラ
もくしはDisplayPort
Zynq UltraScale MPSoC Base
TRD をベースに作成する
(http://www.wiki.xilinx.com/Zynq+UltraScale+MPSoC+Base+TRD+2016.3)
とりあえず、ベースを拡張してササッと作る！

7. オレオレ演算IPをSDSOCで繋ぎたい
2017/01/28 SDSoC勉強会 @aster_ism 7
(UG1027 より)
追加作成が必要
SDSoCに
接続可能なIP
XMLファイルは自動生成できないかな…？

8. SDSOCに接続可能なIP
2017/01/28 SDSoC勉強会 @aster_ism 8
 インターフェースはAXI4, AXI4-Lite, AXI4-Stream
 制御レジスタは
 axilite … ap_ctrl_hs の信号（ap_start, ap_done,…）を実装
(noneというのもある)
(UG902 より)
Vivado HLS 使えば簡単だ！

9. 全体フロー
1. ZCU102用のSDSoCプラットフォームの作成
2. Vivado HLS でインターフェースを作る
3. 係長オレオレ演算IPとHLSのインターフェースをつなぐ
4. Vivado でIP Packageに
5. SDSoC用のファイルを作成
6. SDSoCでその他IPを作成
7. プロジェクト全体をビルド
という計画で進行中

10. まとめ
上司に文句を言えるぐらいになりたい
私もメインのアーキ考えたいんだよぅ！
注意：なお発表資料中の上司とのやりとりはフィクションです
皆さんもSDSoCを使って、雑務を減らしましょう！

11. 参考資料
2017/01/28 SDSoC勉強会 @aster_ism 11
 UG902 Vivado High Level Synthesis
 UG1027 SDSoC User Guide
 UG1146 SDSoC Platform Development