Další důležitý krok v mém procesorovém životě — představení procesoru RISC63 v rámci obhajoby mé bakalářské práce na Fakultě informatiky Masarykovy univerzity v roce 2020. Procesor je popsán v jazyce VHDL. Zdrojový kód RISC63 (English friendly): https://github.com/dominiksalvet/risc63 Text bakalářské práce: https://github.com/dominiksalvet/bachelor-thesis

1. Návrh modelu procesoru
Obhajoba bakalářské práce
Dominik Salvet

2. Cíle
• Navrhnout instrukční sadu
• Vytvořit mikroarchitekturu procesoru
• Doložit funkčnost procesoru
1/8

3. Motivace
• Analyzovat dopady menšího instrukčního slova na instrukční
sadu a mikroarchitekturu procesoru
2/8

4. Navržená instrukční sada
• Nese označení RISC63
– Inspirována pokročilejší architekturou RISC64
– Souhrnně je takto značen i celý procesor
• Respektuje RISC principy
• Čistě 64-bitová architektura
• Všechny instrukce jsou 16-bitové
• Jednoduchý a důmyslný systém přerušení
3/8

5. Vytvořená mikroarchitektura procesoru
• Implementovaná v jazyce VHDL
• Používá pětistupňový pipelining
• Všechny řídicí hazardy jsou ošetřeny
4/8

6. Ověření funkčnosti procesoru
• Unit testy pro klíčové komponenty
• Systémové testování procesoru
• Build systém založený na makefile
– Simulátor GHDL
– Vizualizační nástroj simulace GTKWave
5/8

7. Přínos
• Přehledně popsaný procesor ve VHDL
• Popis nevýhod použití menších instrukcí
– Instrukční sada
– Mikroarchitektura procesoru
6/8

8. Další vývoj
• Všechny datové hazardy jsou ošetřeny
• Žádost o přerušení používá buffer
• Více na mém GitHub profilu
7/8

9. Děkuji za pozornost
Návrh modelu procesoru
Dominik Salvet
github.com/dominiksalvet
8/8

10. Struktura instrukcí přičítání konstant

11. Schéma pipeline

12. Ukázka VHDL kódu
with i_opcode select s_adder_mode <=
ADDER_ADD when c_ALU_ADD,
ADDER_SUB when c_ALU_SUB | c_ALU_SLT | c_ALU_SLTU,
ADDER_RSB when others;
adder: entity work.adder
port map (
s_adder_mode,
i_a_operand,
i_b_operand,
s_adder_less,
s_adder_less_unsigned,
s_adder_result
);

13. Ukázka programu GTKWave