1. Chapitre 2
Dr. Mohamed-Wassim YOUSSEF © 2009
[www.wassimyoussef.info]
Système sur Puce (SoC)
Licence appliquée SYSTÈMES EMBARQUES – ISI

2. 2
Contraintes de
Spécification d’une
conception/réalisation
application
Qualité de service
Flot et Surface
Outils de conception Consommation
Sécurité de fonctionnement
TTM
Réalisation de Prix
l’application …….
Cibles logicielles
Cibles logicielles Cibles
Cibles
MPU, MCU, DSP,
MPU, MCU, DSP, matérielles
matérielles
ASIP
ASIP FPGA, ASIC
FPGA, ASIC
Cibles mixtes
SoC, SoPC, RSoC
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3. 3
 FPGA / ASIC
 Le choix entre FPGA ou ASIC, se fait en fonction du cahier des
charges de l’application :
 temps de mise sur le marché et durée de vie courte => FPGA
 très petit nombre de circuits => FPGA
 optimisation des performances => ASIC
 grande série => ASIC
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4. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
4
ASIC
CUSTOM SEMI-CUSTOM
Circuits Circuits Circuits Circuits
sur mesure précaractérisés prédiffusés configurables
Full Standard Sea of Gate
Custom ASIC cell
gate array
FPGA CPLD PAL
SRAM Antifuse
ASIC : Application Specific Integrated Circuit
FPGA : Field Programmable Gate Array
PLD
CPLD : Complex Programmable Logic Device
PAL : Programmable Array Logic
GAL : Generic Array Logic = PAL
SRAM : Static Random Acess Memory
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5. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
5
Élément configurable :
• élément logique
• élément de mémorisation
EC • élément arithmétique
• entrée/sortie
Réseau de routage :
• lignes horizontales
• lignes verticales
Matrice de connexions
BC MC
Bloc de connexions
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6. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
6
Réseau de routage de
niveau 2
Élément Hiérarchique de niveau 2
Réseau de routage de Réseau de routage de
niveau 1 niveau 3
Élément Hiérarchique de niveau 1 Élément Hiérarchique de niveau 3
• éléments logiques
• éléments de mémorisation
• ...
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7. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
7
Ce sont de petits éléments de mémorisation, qui reflètent la
table de vérité d’une fonction logique.
In 0 In 1 In 2 In 3
LUT = Table de scrutation
LUT 4 entrées = RAM 2octets
SRAM
SRAM
In 0
SRAM
In 1
LUT 4 Out
In 2 SRAM
In 3
SRAM
SRAM
Out
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8. Src: Nadia Khouja
8
 Performances : utilisation d'architectures optimales :
 Pipeline
 opérations câblées, en mémoire (FPGA)
 Taille des opérandes optimales
 Protection industrielle
 Outils de conception puissants:
Langages HDL
Bibliothèques de macro-fonctions paramétrables
compilation (synthèse logique + placement routage)
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9. Plan
9
 Rappel
 Programmation et configuration d’un FPGA
 Soft core vs Hard core
 Cibles mixtes SoC/ SoPC /rSoC
 Flot de conception d’un SoC / codesign
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10. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
10
ENTREE
(schéma et/ou fichier VHDL)
SIMULATION FONCTIONNELLE
SYNTHESE LOGIQUE
SIMULATION FONCTIONNELLE
PLACEMENT
ROUTAGE
SIMULATION TEMPORELLE
CONFIGURATION
ET TESTS OPERATIONNELS
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11. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
11
 On peut trouver couramment 3 types de configuration :
 La configuration simple contexte (la plus utilisée)
 La configuration partielle simple contexte
 La configuration partielle multi-contextes (la plus
prometteuse)
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12. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
12
1 matrice de configuration
SRAM
FPGA
(méthode de scan-path)
Le FPGA est reconfiguré entièrement
C’est le type de configuration la plus utilisée
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13. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
13
Décodeur
ligne
Décodeur
colonne
1 matrice de configuration
SRAM FPGA
Le FPGA est reconfiguré partiellement,
on peut ne modifier qu’une partie de la configuration
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14. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
14
Décodeur
ligne
Décodeur
colonne
Décodeur
contexte
4 matrices de configuration SRAM
Le FPGA est reconfiguré partiellement,
on peut rapidement passer d’un contexte à un autre
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15. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
15
 On rencontre couramment 6 techniques de configuration :
• Master mode série ou parallèle
L’envois des données peut se
• Slave mode série ou parallèle
faire en série ou en parallèle
• Peripheral mode série ou parallèle
 La sélection de la technique de configuration se fait grâce à des bits
de configuration du FPGA
 Dans tous les cas la configuration se fait via un fichier de
configuration binaire : le Bitstream
 Les entrées sorties utilisées pendant la configuration sont aussi des
I/O du circuits utilisables en fonctionnement
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16. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
16
Dans ce cas le FPGA est maître de sa configuration
Data Data-in
EPROM FPGA
CLK CLK
OE CTRL
MODE SERIE
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17. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
17
Dans ce cas le FPGA est maître de sa configuration
8 bits
Data(7:0) Data-in(7:0)
ADD (11:0) ADD (11:0)
EPROM FPGA
OE CTRL
MODE PARALLELE
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18. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
18
Dans ce cas le FPGA est esclave, il subit sa configuration
Data Data-in
EPROM FPGA
CLK CLK
OE
Autre FPGA
circuit logique de contrôle
ou câble de configuration
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19. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
19
Le FPGA est vue comme un périphérique du microprocesseur
8 bits
Data(7:0) Data-in(7:0)
ADD (11:0) Chip_Selec
µP FPGA
CTRL CTRL
Le microprocesseur peut être un cœur de processeur
embarqué dans le circuit
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20. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
20
Configuration centrée sur le FPGA
ARM-Based Processor
Processor SRAM
Configuration
Unit Hard Logic
JTAG
Link
FPGA
Serial / Parallel Config-
uration FPGA Array
FPGA
Port
Configurator FPGA
Le FPGA est esclave pour sa configuration
mais il est maître de la configuration du processeur
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21. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
21
Configuration centrée sur le Processeur
JTAG
ARM--Based Processor Link
16 or 8-Bit SRAM
Processor
Flash
B
E
Hard
I
Memory Configuration
Unit Logic
FPGA
Le processeur est maître de la configuration du FPGA
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22. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
22
 Les outils de CAO sont les points faibles de ces circuits.
Si un circuit est très performant il ne se vendra pas si les
outils qui lui sont associés ne sont pas performants !
 Chez Xilinx 50% des ingénieurs de R&D se consacre à
ces outils !
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23. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
23
Tous les fabricants de FPGA proposent des outils de
CAO, passage obligé pour configurer leurs circuits
pour Xilinx c’est ISE - Foundation
pour Altera c’est Quartus ou MAX + II
Avec ces outils on peut réaliser tout le flot de
conception de la synthèse à la configuration. Pour
certaines phases du flot ces outils font en fait appel
à d’autres outils
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24. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
24
Flot FPGA
Synthèse
Simulation
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25. Plan
25
 Rappel
 Programmation et configuration d’un FPGA
 Soft core vs Hard core
 Cibles mixtes SoC/ SoPC /rSoC
 Flot de conception d’un SoC / codesign
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26. Src: Wikipedia.com
26
 Soft core
 Un processeur softcore est un processeur implémenté sur un système
reprogrammable comme un FPGA. On parle alors de système sur puce
programmable (System on Programmable Chip ou SoPC).
 Architecture très flexible de par sa nature, une implémentation softcore
peut être reconfigurée en tout temps.
 Toutefois, ses performances sont inférieures à celles d'un processeur
hardcore
 Exemples:
▪ Propriétaires : MicroBlaze, PicoBlaze (Xilinx), NIOS , NIOS II (Altera)
▪ Open source : LEON (Gaisler Research) OpenRISC (OpenCores.org), OpenSPARC T1
(Sun), S1
 Hard core
 Le cœur d’u processeur hardcore dispose de sa propre puce qui ne peut être
modifiée
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27. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
27
Aujourd’hui les systèmes numériques font de plus en plus
appel conjointement à des ressources logicielles micro-
programmées (µP, µC, DSP) et des ressources matérielles re-
configurables (FPGA)
D’où l’idée de mettre sur un même puce un cœur de
microprocesseur et un cœur de logique configurable, les deux
étant optimisés technologiquement
Le cœur de processeur peut prendre environ 10% de la
surface totale de la puce
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28. Src: Nadia Khouja
28
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29. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
29
Altera propose le circuit Excalibur RAM double port RAM simple port Cœur
ARM 922T
contenant :
• une partie configurable :
type APEX 20K1000
• un cœur de processeur :
ARM9 (32 Bits) à 200MHz
8 K octets de cache
Instructions
8 K octets de cache
Données
Matrice FPGA
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30. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
30
PLL UART External Trace
Processor &Memory
Interfaces Module SRAM SRAM SRAM
Interfaces
Coeur de
JTAG Timer processeur
I-CACHE
Interrupt D-CACHE
Watchdog ARM922T DPRAM DPRAM DPRAM
ARM Controller
8K Bytes 8K Byte
Timer
XA1
LEs 4160 32 Kbytes SRAM
ESB Bytes 6.5K 16 Kbytes DPRAM
FPGA
XA4
LEs 16400 128 Kbytes SRAM
ESB Bytes 26K 64 Kbytes DPRAM
LEs 38400 XA10
256 Kbytes SRAM
ESB Bytes 40K 128 Kbytes DPRAM
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31. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
31
 Xilinx propose aussi une version de son circuit Virtex II avec un
cœur de processeur
 le Virtex II-Pro comprenant :
 Un cœur Power-PC (RISC 32 bits) 125MHz
 Une matrice VIRTEX avec capacité de 900 mille portes
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32. Src: Nadia Khouja
32
 Exemple Xilinx VirtexII Pro
(XC2VP)
 une matrice configurable
 1 500 000 de portes
 De 216 Kbits à 8 Mbits de
mémoires
De 204 à 1164 I/Os
 1, 2 (ou 4) cœurs de processeur
PowerPC 405 (32 Bits) à400MHz
 16 K octets de cache
instructions
 16 K octets de cache données
 Prix
 ~ 1 500 $ max
Notion de System on Programmable Chip
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33. Src: Wikipedia.com
33
Dr. Mohamed Wassim Youssef – Système sur Puce (SoC) L2SE - ISI 2009

34. Src: Wikipedia.com
34
 Système sur puce reprogrammable en français
 Un système complet embarqué sur une puce reprogrammable
de type FPGA
 Un ou plusieurs processeurs softcores,
 Mémoire (data / code),
 Périphériques d'interface,
 Tout autre composant nécessaire à la réalisation de la fonction
attendue
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35. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
35
Technique héritière direct des SOC : System On Chip
Différentes notations :
• SORC (Xilinx) : System On a Reconfigurable Chip
• SOPC (Altera) : System On a Programmable Chip
• CSOC : Configurable System On Chip
• rSOC : Reconfigurable System On Chip
L’utilisation des techniques de CoDesign est inévitable !
L’engouement pour les SORC est certain vue le nombre de cœur de processeurs
(IP ou câblés) présents sur le marché
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36. Plan
36
 Rappel
 Programmation et configuration d’un FPGA
 Soft core vs Hard core
 Cibles mixtes SoC/ SoPC /rSoC
 Flot de conception d’un SoC / codesign
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37. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
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38. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
38
Domaine comportemental Domaine structurel
(1) Synthèse système
Système
Algorithme Processeur, ASIC, ASIP, FPGA, etc.
Transfert de registres UAL, RAM, etc.
Logique Portes, bascules, etc.
Fonction de transfert Transistor
Partitions pysiques
Plan de masse
1 Synthèse Système
Dessin des modules
2 Synthèse Architecturale
Dessin des cellules
3 Synthèse RTL
Dessin des transistors
4 Synthèse Logique Domaine physique
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39. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
Spécification fonctionnelle de 39
l’ASIC
HDL Action 1
(Hard Description Language) Niveau Fonctionnel
State Charts Action 3 Action 2
•••
HDL ALU RAM
Schéma Niveau Architectural
Diagramme d’états Control
HDL D Q
Schéma / Netlist Niveau Logique
Equation logique
Modèle électrique
Equation différentielle Niveau Electrique
et Physique
Modèle physique
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40. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
40
 Définition : Les méthodes de CoDesign sont des méthodes de
développement simultané (de manière concurrente) des parties
HW et SW (spécification, design, vérification)
 SW = microprocesseur HW = FPGA ou ASIC
 Buts :
• Gérer au mieux l’hétérogénéité de la nature des fonctions qui
composent le système (du logiciel à l’architecture reconfigurable)
• Comparer les différents choix de partitionnement
• Définir les interfaces entre le SW et le HW
• Valider le système complet (co-vérification et co-simulation)
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41. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
41
SPECIFICATION HAUT NIVEAU DE L’APPLICATION
ordonnancement de l’application
proposition de candidats HW et SW
Estimation et ESTIMATION SYSTEME
Partitionnement
ESTIMATION LOGICIELLE ESTIMATION MATERIELLE
PARTITIONNEMENT Choix des réalisation HW ou SW
SYNTHESE LOGICIELLE SYNTHESE INTERFACE SYNTHESE MATERIELLE
Synthèse
COSIMULATION
Retour d’expérience IMPLEMENTATION
HW et SW
Implémentation
TESTS
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42. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
Dr. Mohamed Wassim Youssef – Système sur Puce (SoC) L2SE - ISI 2009

43. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
43
Technique héritière direct des SOC : System On Chip
Différentes notations :
• SORC (Xilinx) : System On a Reconfigurable Chip
• SOPC (Altera) : System On a Programmable Chip
• CSOC : Configurable System On Chip
• rSOC : Reconfigurable System On Chip
L’utilisation des techniques de CoDesign est inévitable !
L’engouement pour les SORC est certain vue le nombre de cœur de processeurs
(IP ou câblés) présents sur le marché
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44. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
44
Digital Signal Processor,
Communications Bus Interface Processing Peripheral
ADPCM (u-law, PCI Target Color Space Converter NiosTM Processor
a-law)
PCI Master-Target Correlator Tensilica X-tensa
ATM Controller Processor
PCI-X Digital Modulator
CRC PalmChip Bus
CAN Bus Discrete Cosine Transform
Ethernet MAC SDRAM Controller
(10/100/Gigabit) IIC Master & Slave Fast Fourier Transform
DDR-SDRAM
HDLC Protocol Core IEEE 1394 FIR Compiler Controller
IMA Controller PowerPC Bus IIR Filter QDR-SDRAM
Arbiter Controller
SONET/SDH Framer Image Processing Library
PowerPC Bus 8237 DMA Controller
T3/E3 Framer Master NCO
Reed Solomon 8255 Peripheral
Packet Over SONET PowerPC Bus Slave Interface
Processor Encoder/Decoder
USB Function 8259 Interrupt
Telephony Tone Generator Controller Interleaver/Deinterleaver
Controller
Utopia Master & Slave USB Host Viterbi Decoder
8254 Timer/Counter
Notion de IP reuse Z80
Controller Turbo Decoder
POS-PHY Interface 8051, 6502,
Et plus encore !
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45. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
45
SRAM
NIOS : cœur de processeur RISC
PBM
CPU
IRQ
générique optimisé
FLASH
Caractéristiques :
• données sur 16 ou 32 bits Timer
• 128, 256 ou 512 registres Serial
UART
• registres à décalage rapide ( 1, 3, 7, Port
15 ou 31 bits/clock)
• possibilités de lui adjoindre des
périphériques (UART, RAM, ROM)
12% d’un Ici le reste de
EP20K200E votre système
APEX EP20K200E
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46. Ref: Architecture, Conception et Utilisation des FPGA, Lilian BOSSUET, Bretagne Sud
46
IP ALTERA Other
Cores
(Future)
200
ARM
Core
100
Performance
PERFRORMANT
(MIPs)
50
Core FLEXIBLE
20
0 Soft Core Hard Cores
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47. 47
 Programmation et configuration d’un FPGA
 Flot de conception
 Différentes techniques de programmation
 Soft core vs Hard core
 Cibles mixtes SoC/ SoPC /rSoC
 Flot de conception d’un SoC / codesign
 Etapes d’un flot de co design
 Notion d’IP
 Ré-utilisation d’IP
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