⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 1er Parcial (2021 PAO1) C2

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Problema #1 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego, seleccionar cuál de las siguientes opciones es la correcta: F: AB 00 01 11 10 C 0 0 1 φ 0 1 1 φ φ φ A ̅C+B ̅C B ̅+C ̅ A+ C A ̅+B ̅ A ̅B ̅C B+ C Resolución: F: AB 00 01 11 10 C 0 0 1 φ 0 1 1 φ φ φ F = B + C Problema #2 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego, seleccionar cuál de las siguientes opciones es la correcta: F: AB 00 01 11 10 C 0 φ 1 φ 1 1 1 0 0 φ A ̅C+B ̅C B ̅+C ̅ A+ C A ̅+B ̅ A ̅B ̅C B+ C Resolución: F: AB 00 01 11 10 C 0 φ 1 φ 1 1 1 0 0 φ F = C ̅+B ̅ Problema #3 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (A+B+C+D)(A ̅+B+C+D)(A+B+C ̅+D)(A ̅+B+C ̅+D) B+D B ̅+D B+D ̅ B ̅+D ̅ Resolución: Problema #4 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (A+B ̅+C+D)(A ̅+B ̅+C+D)(A+B ̅+C ̅+D)(A ̅+B ̅+C ̅+D) B+D B ̅+D B+D ̅ B ̅+D ̅ Resolución: Problema #5 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (A+B+C+D ̅)(A+B+C ̅+D ̅)(A ̅+B+C+D ̅)(A ̅+B+C ̅+D ̅) B+D B ̅+D B+D ̅ B ̅+D ̅ Resolución: Problema #6 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (A+B ̅+C+D ̅)(A ̅+B ̅+C+D ̅)(A+B ̅+C ̅+D ̅)(A ̅+B ̅+C ̅+D ̅) B+D B ̅+D B+D ̅ B ̅+D ̅ Resolución: ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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vasanza
SISTEMAS DIGITALES 1
LECCIÓN – C2
Fecha: 2021/06/23 PAO1 2021-2022
Nombre: _________________________________________ Paralelo: ___________
Problema #1 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que
simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego,
seleccionar cuál de las siguientes opciones es la correcta:
F: AB
00 01 11 10
C
0 0 1 φ 0
1 1 φ φ φ
a) 𝑨
̅𝑪 + 𝑩
̅𝑪
b) 𝑩
̅ + 𝑪
̅
c) 𝑨 + 𝑪
d) 𝑨
̅ + 𝑩
̅
e) 𝑨
̅𝑩
̅𝑪
f) 𝑩 + 𝑪
Resolución:
F: AB
00 01 11 10
C
0 0 1 φ 0
1 1 φ φ φ
F = B + C
Problema #2 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que
simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego,
seleccionar cuál de las siguientes opciones es la correcta:
F: AB
00 01 11 10
C
0 φ 1 φ 1
1 1 0 0 φ
a) 𝑨
̅𝑪 + 𝑩
̅𝑪
b) 𝑩
̅ + 𝑪
̅
c) 𝑨 + 𝑪
d) 𝑨
̅ + 𝑩
̅
e) 𝑨
̅𝑩
̅𝑪
f) 𝑩 + 𝑪
Resolución:
F: AB
00 01 11 10
C
0 φ 1 φ 1
1 1 0 0 φ
F = 𝑪
̅ + 𝑩
̅

vasanza
Problema #3 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de
salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando
unos. Luego, seleccionar cuál de las siguientes opciones es la correcta:
F = (𝐴 + 𝐵 + 𝐶 + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷)(𝐴 + 𝐵 + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷)
a) 𝑩 + 𝑫
b) 𝑩
̅ + 𝑫
c) 𝑩 + 𝑫
̅
d) 𝑩
̅ + 𝑫
̅
Resolución:
Problema #4 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de
salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando
unos. Luego, seleccionar cuál de las siguientes opciones es la correcta:
F = (𝐴 + 𝐵
̅ + 𝐶 + 𝐷)(𝐴̅ + 𝐵
̅ + 𝐶 + 𝐷)(𝐴 + 𝐵
̅ + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵
̅ + 𝐶̅ + 𝐷)
a) 𝑩 + 𝑫
b) 𝑩
̅ + 𝑫
c) 𝑩 + 𝑫
̅
d) 𝑩
̅ + 𝑫
̅
Resolución:

vasanza
Problema #5 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de
salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando
unos. Luego, seleccionar cuál de las siguientes opciones es la correcta:
F = (𝐴 + 𝐵 + 𝐶 + 𝐷
̅)(𝐴 + 𝐵 + 𝐶̅ + 𝐷
̅)(𝐴̅ + 𝐵 + 𝐶 + 𝐷
̅)(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷
̅)
a) 𝑩 + 𝑫
b) 𝑩
̅ + 𝑫
c) 𝑩 + 𝑫
̅
d) 𝑩
̅ + 𝑫
̅
Resolución:
Problema #6 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de
salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando
unos. Luego, seleccionar cuál de las siguientes opciones es la correcta:
F = (𝐴 + 𝐵
̅ + 𝐶 + 𝐷
̅)(𝐴̅ + 𝐵
̅ + 𝐶 + 𝐷
̅)(𝐴 + 𝐵
̅ + 𝐶̅ + 𝐷
̅)(𝐴̅ + 𝐵
̅ + 𝐶̅ + 𝐷
̅)
a) 𝑩 + 𝑫
b) 𝑩
̅ + 𝑫
c) 𝑩 + 𝑫
̅
d) 𝑩
̅ + 𝑫
̅
Resolución:

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✅ #PUCESE, organizó el webinar: "ARDUINO WEEK 2022 PUCESE" ✅ Arduino Week PUCE Esmeraldas- Charla con Expertos ➡️ This is an initiative developed by FIEC-ESPOL professors. Temperature and Speed Control Lab (TSC-LAB) is an open-source hardware development. ➡️ Topics 1- Introducción 2- Hardware de Código Abierto 3- Temperature and Speed Control Lab (TSC-LAB) 4- Códigos de ejemplo 5- Datasets 6- Publicaciones científicas 7- Proyectos 8- Cursos ⭐ Para más contenido visita nuestro blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ CHARLA #PUCESE Arduino Week: Hardware de Código Abierto TSC-LAB

Victor Asanza

This work proposes an end-to-end model architecture, from feature extraction to classification using an Artificial Neural Network. The feature extraction process starts from an initial set of signals acquired by electrodes of a Brain-Computer Interface (BCI). The proposed architecture includes the design and implementation of a functional six Degree-of-Freedom (DOF) prosthetic hand. A Field Programmable Gate Array (FPGA) translates electroencephalography (EEG) signals into movements in the prosthesis. We also propose a new technique for selecting and grouping electrodes, which is related to the motor intentions of the subject. We analyzed and predicted two imaginary motor-intention tasks: opening and closing both fists and flexing and extending both feet. The model implemented with the proposed architecture showed an accuracy of 93.7% and a classification time of 8.8y«s for the FPGA. These results present the feasibility to carry out BCI using machine learning techniques implemented in a FPGA card. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ #BCI System using a Novel Processing Technique Based on Electrodes Sele...

Victor Asanza

Problema 1A: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta. Problema 2: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta. Problema 3: (25%) Se desea diseñar un Sistemas Digital que capaz de controlar dos actuadores tipo bomba (A y B) en función del nivel de agua presente en un tanque. Este nivel de agua se monitorea con dos sensores (S0 y S1). El Sistemas Digital se muestra en la siguiente gráfica. Problema 5: (15%): Dado el siguiente circuito digital, primero obtener la expresión resultante y luego seleccionar el mapa que corresponde al funcionamiento de dicha expresión. Problema 6: (15%): Dado el siguiente circuito, encontrar la expresión booleana que define el comportamiento de la señal de salida F sin minimizar, luego reducir la expresión booleana usando mapas de Karnaugh (A, B, C, D) agrupando unos. Problema 7: (20%). En la siguiente gráfica se puede observar el registro de un electrodo de Electromiografía (EMG) durante la ejecución de una tarea motora en extremidad superior. La señal EMG tiene una amplitud en el orden de los microvoltio - milivoltios y es susceptible a ruido debido a la adherencia del electrodo utilizado, frecuencia cardiaca, red eléctrica, tejido adiposo, etc. Como se muestra en la Fig. 1 el análisis post adquisición en el dominio de la frecuencia de la señal EMG indica que existe ruido de baja frecuencia menores a 5Hz debido a ruidos relacionados a movimientos relativos y en 50 Hz debido a la red eléctrica. Las señales EMG tienen información en el rango de 7 a 20Hz, por lo cual se sugiere diseñar un filtro RC paso banda que permita eliminar el ruido de la señal EMG. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN FUNDAMENTOS DE ELECTRICIDAD Y SISTEMAS DIGITALES, 2...

Victor Asanza

Problema #1 (50%) Dado el siguiente diagrama de un microprocesador genérico de 32 bits por instrucción de hasta 1023 instrucciones visto completamente en clase, que utiliza datos almacenados en memoria RAM (Register Files), como se muestra a continuación. Problema #2: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias de Instrucciones de un microprocesador son ciertas? Problema #3: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias EEPROM son ciertas? Problema #4: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias de datos (Register File) son ciertas? Problema #5: (20%) Shen et Al., escribió el paper titulado “An FPGA-based Distributed Computing System with Power and Thermal Management Capabilities” en donde desarrolla una plataforma computacional distribuida compuesta de múltiples FPGAs conectadas via Ethernet y cada FPGA está configurada como un sistema multi-core. Los núcleos en el mismo FPGA se comunican a través de la memoria compartida, mientras que diferentes FPGA se comunican a través de enlaces Ethernet, como se muestra en la siguiente gráfica. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 2, 2do Parcial (2021PAO2) C6

Victor Asanza

New emerging storage technologies have a great application for IoT systems. Running database servers on development boards, such as Raspberry or FPGA, has a great impact on effective performance when using large amounts of data while serving requests from many clients at the same time. In this paper, we designed and implemented an embedded system to monitor the access of a database using MySql database server installed on Linux in a standard FPGA DE10 with HPS resources. The database is designed to keep the information of an IoT system in charge of monitoring and controlling the temperature inside greenhouses. For comparison purposes, we carried out a performance analysis of the database service running on the FPGA and in a Raspberry Pi 4 B to determine the efficiency of the database server in both development cards. The performance metrics analyzed were response time, memory and CPU usage taking into account scenarios with one or more requests from clients simultaneously. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ Performance Comparison of Database Server based on #SoC #FPGA and #ARM ...

Victor Asanza

La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS) y tres registros de sostenimiento, debe realizar el ingreso de datos a cada uno de los registros y luego permitirá encontrar el valor máximo y mínimo ingresado. Además, cada uno de los registros indicados es de 8 bits para mostrar los valores encontrados de máximo (Qmax) y mínimo (Qmin) serán de 8 bits cada uno. El sistema digital funciona con una MSS modelo Moore de la siguiente forma: 1. La MSS luego de ser reiniciado empieza en el estado inicial. 2. El Sistema Digital en el estado inicial, esperará que el usuario presione y suelte la tecla Start dos veces, luego de lo cual esperará el ingreso de datos. 3. El ingreso de datos se lo hará presentando un byte en la entrada Datos, presionando y soltando la tecla Load (el usuario deberá realizar este paso tres veces, uno por cada registro). 4. Luego de ingresar los 3 datos, el usuario deberá presionar y soltar la tecla Find. Esta señal es la que le indica a la MSS del Sistema Digital, que es momento de realizar la búsqueda del valor máximo y mínimo. 5. Una vez finalizado el proceso de búsqueda de los valores máximo y mínimo, se activará la salida Done. El valor máximo se guardará en el RegistroMax y se presentará en su salida Qmax, por otro lado, el valor mínimo se guardará en el RegistroMin y se presentará en su salida Qmin. 6. La señal Done, las salidas Qmax y Qmin se presentarán hasta que el usuario presione y suelte la tecla Start una vez, luego de lo cual la MSS regresará al estado inicial. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EXAMEN SISTEMAS DIGITALES 2, 1er Parcial (2021PAO2)

Victor Asanza

Este trabajo presenta el diseño experimental para el registro de señales de electroencefalografía (EEG) en 20 sujetos sometidos a potenciales evocados visualmente en estado estable (SSVEP). Además, la implementación de un sistema de clasificación basado en las señales SSVEP-EEG de la región occipital del cerebro obtenidas con el dispositivo Emotiv EPOC. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ Charla FIEC: #SSVEP_EEG Signal Classification based on #Emotiv EPOC #BC...

Victor Asanza

In this paper, we propose to implement a meteorological monitoring station using embedded systems. This model is possible thanks to different sensors that enable us to measure several environmental parameters, such as i) relative humidity, ii) average ambient temperature, iii) soil humidity, iv) rain occurrence, and v) light intensity. The proposed system is based on a field-programmable gate array device (FPGA). The proposed design aims at ensuring highresolution data acquisition and at predicting samples with precision and accuracy in real-time. To present the collected data, we develop also a web application with a simple and friendly user interface. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ #FPGA Based Meteorological Monitoring Station

Victor Asanza

This work presents the experimental design for recording Electroencephalography (EEG) signals in 20 test subjects submitted to Steady-state visually evoked potential (SSVEP). The stimuli were performed with frequencies of 7, 9, 11 and 13 Hz. Furthermore, the implementation of a classification system based on SSVEP-EEG signals from the occipital region of the brain obtained with the Emotiv EPOC device is presented. These data were used to train algorithms based on artificial intelligence in a Raspberry Pi 4 Model B. Finally, this work demonstrates the possibility of classifying with times of up to 1.8 ms in embedded systems with low computational capacity. ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SSVEP-EEG Signal Classification based on Emotiv EPOC BCI and Raspberry Pi

Victor Asanza

Problema #1,2,3: (10%) El siguiente circuito es de un filtro paso banda. Los datos del circuito son los siguientes, R1 = 1K[Ω] y R2 = 1K[Ω]. ¿cuáles de las siguientes afirmaciones son correctas? Problema #4,5,6: (10%) El siguiente bloque convertidor analógico digital (ADC) de 8 bits de resolución, se tiene un voltaje de referencia de 5Vcc. ¿cuáles de las siguientes afirmaciones son correctas? ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN FUNDAMENTOS DE ELECTRICIDAD Y SISTEMAS DIGITALES, 2do ...

Victor Asanza

Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Código GitHub: https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión (x/2 %). b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (x/2 %). Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Código GitHub: https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) = f(A(1),A(0),B(1),B(0)) (x/2 %). b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 1er Parcial (2021 PAO1)

Victor Asanza

⭐⭐⭐⭐⭐ SISTEMAS DIGITALES 2, PROYECTOS PROPUESTOS (2021 PAO1)

Victor Asanza

Proyectos propuestos basados en MSS: VALOR MÍNIMO DE 3 NÚMEROS VALOR MÁXIMO DE 3 NÚMEROS VALOR PROMEDIO DE 4 NÚMEROS CONTADOR UP EN GRAY CONTADOR DOWN EN BCD VALIDADOR DE CLAVE DE 3 DIGITOS SUMADOR DE 3 NUMEROS BCD VALIDADOR DE 3 NÚMEROS ASCENDENTES VALIDADOR DE 3 NÚMEROS DESCENDENTE VALIDADOR DE 3 NÚMEROS MULTIPLOS DE BASE 2 ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SISTEMAS DIGITALES 1, PROYECTOS PROPUESTOS (2021 PAE)

Victor Asanza

⭐⭐⭐⭐⭐ Localización en ambiente de interiores basado en Machine Learning con r...

Victor Asanza

Problema #1 (10%). El siguiente Sistema Digital permite resolver Mapas de Karnaugh de dos variables. Este sistema Digital tiene como entrada los cuatro valores presentes dentro del mapa y como salida tres Displays de 7 segmentos cátodo común que indiquen la resolución del mapa con la cantidad de grupos de uno, de dos y de cuatro. Este circuito siempre determina la resolución más eficiente, bajo la condición de que únicamente se tendrán valores de Ceros y Unos dentro del mapa; Código VHDL de la pregunta: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/ExamenFinal Problema #2 (20%). El siguiente Sistema Digital funciona como una maquina secuencial modelo moore. Este sistema Digital tiene como entrada las señales: X0, X1, X2 y X3; y como salidas las señales: Q0 y Q1; tal como se presenta a continuación: Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. El decodificador de estados siguientes se representa con los siguientes multiplexores: Problema #3 (40%). El siguiente Sistema Digital funciona como una maquina secuencial modelo mealy. Este sistema Digital tiene como entrada la señal: A; y como salidas las señales: Q y P; tal como se presenta a continuación: Hay que recordar que las maquinas secuenciales sincrónicas están conformadas por tres bloques principales: Decodificador de estados siguientes, memoria de estados y decodificador de salidas. La memoria de estados implementado con Flip-Flops tipo D, el decodificador de estados siguientes y de salidas implementado con multiplexores se representa a continuación: La asignación de códigos de estado que deberá emplear es el siguiente: Se le pide: a) Completar los siguientes mapas de Karnaugh que describen el comportamiento de los decodificadores de salidas y de estados siguientes (20p). b) Realizar el diagrama de estados completo que describe el funcionamiento de la maquina secuencial sincrónica, utilizando el siguiente formato: A / Q, P. (20p). Problema #4 (30%). Utilizando el el registro universal 74194 en modo carga paralelo (S1=1 y S0=1), realizar el circuito que permita generar la siguiente secuencia: Se le pide: a) Completar la siguiente tabla de estados presentes y siguiente del registro universal 74194 (10P). b) Determinar la expresión booleana de las entradas en paralelo A, B, C y D (10P). c) Dibujar el circuito resultante utilizando puertas lógicas (no usar multiplexores) (10P). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 2do Parcial (2021 PAE)

Victor Asanza

✅ Contenido: Introduction AVR Architecture ➡️ Acquisition ➡️ Identification ➡️ Control Design ARM Architecture ➡️ GPIO Control Automation Solutions ➡️ Industrial Shields FPGA Architecture vs Hardware Design ➡️ Behavioral Signal Processing with Machine Learning Based on FPGA ➡️ More FPGA projects ➡️ On going jobs Future Work ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ CHARLA #PUCESE: Industrial Automation and Internet of Things Based on O...

Victor Asanza

El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen: El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL: Realizar los siguientes desarrollos: a) Usando mapas de karnaught y agrupamiento de minterms, simplicar la expresión booleana al mínimo (15p). b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (15p). ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 1er Parcial (2021 PAE)

Victor Asanza

⭐⭐⭐⭐⭐ IX Jornadas Académicas y I Congreso Científico de Ciencias e Ingeniería...

Victor Asanza

La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS), debe realizar la búsqueda en una memoria RAM del valor Máximo y el valor Mínimo. El ingreso de estos valores de 8 bits se debe realizar de uno a uno en la memoria RAM, estos valores se ingresan por el puerto “Data”. Mientras se están ingresando los datos, la MSS pone en alto la salida “WritingData”, indicando que este proceso está siendo ejecutado y el mismo no terminará hasta completar el ingreso de los 255 valores. La búsqueda del valor Máximo y Mínimo se deberá realizar utilizando dos registros que almacenen estos valores, para lo cual se recomienda usar el “Reg_Sost_1” para almacenar el valor Máximo y el “Reg_Sost_2” para almacenar el valor Mínimo. En esta pregunta se pide: a) Completar la partición funcional indicando el nombre de los bloques amarillos con sus respectivos nombres de las señales, justifique su respuesta. [3p] b) Indicar los bloques que usted no considere necesarios para realizar el funcionamiento del sistema descrito en la pregunta, justifique su respuesta. [3p] c) Elaborar el ASM de la MSS, para que el circuito realice el proceso de ingreso de 255 valores y luego la búsqueda del valor Máximo y Mínimo. Se recomienda presionar y soltar la entrada “Start” para dar el arranque al sistema completo. Asimismo, al finalizar la búsqueda, la MSS enciende la salida “Done” hasta que se presione y suelte nuevamente el botón “Start”[9p] d) Finalmente, realizar el código VHDL del sistema completo resultante (no incluir los bloques que fueron eliminados en el literal b) con portMap, completando el nombre y funcionamiento del bloque faltante, nombres de señales y tamaño de buses. Asuma que los elementos que están en la partición funcional (incluido el de color amarillo) ya existen en la misma carpeta del proyecto [9p] ⭐ For more information visit our blog: https://vasanza.blogspot.com/

⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 2, Mejoramiento (2020 PAO 2)

Victor Asanza

Topics: ✅ Introduction ✅ Embedded Systems ➡️ Energy Meter ➡️ ESP32 ➡️ Raspberry Pi ✅ Acquisition ➡️ Example ✅ Identification ➡️ System Identification Toolbox - Matlab ✅ Control Design ➡️ Energy consumption prediction ✅ Hardware Design ➡️ Raspberry and ESP32 ✅ Related Works ✅ Future Work ⭐ For more information visit our blog: https://vasanza.blogspot.com/

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⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN SISTEMAS DIGITALES 1, 1er Parcial (2021 PAO1) C2

1. vasanza SISTEMAS DIGITALES 1 LECCIÓN – C2 Fecha: 2021/06/23 PAO1 2021-2022 Nombre: _________________________________________ Paralelo: ___________ Problema #1 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego, seleccionar cuál de las siguientes opciones es la correcta: F: AB 00 01 11 10 C 0 0 1 φ 0 1 1 φ φ φ a) 𝑨 ̅𝑪 + 𝑩 ̅𝑪 b) 𝑩 ̅ + 𝑪 ̅ c) 𝑨 + 𝑪 d) 𝑨 ̅ + 𝑩 ̅ e) 𝑨 ̅𝑩 ̅𝑪 f) 𝑩 + 𝑪 Resolución: F: AB 00 01 11 10 C 0 0 1 φ 0 1 1 φ φ φ F = B + C Problema #2 (10%). Dado el siguiente mapa de Karnaught, encontrar la mejor agrupación que simplifique completamente la ecuación booleana que relaciona la salida F con las señales A, B y C. Luego, seleccionar cuál de las siguientes opciones es la correcta: F: AB 00 01 11 10 C 0 φ 1 φ 1 1 1 0 0 φ a) 𝑨 ̅𝑪 + 𝑩 ̅𝑪 b) 𝑩 ̅ + 𝑪 ̅ c) 𝑨 + 𝑪 d) 𝑨 ̅ + 𝑩 ̅ e) 𝑨 ̅𝑩 ̅𝑪 f) 𝑩 + 𝑪 Resolución: F: AB 00 01 11 10 C 0 φ 1 φ 1 1 1 0 0 φ F = 𝑪 ̅ + 𝑩 ̅

2. vasanza Problema #3 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (𝐴 + 𝐵 + 𝐶 + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷)(𝐴 + 𝐵 + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷) a) 𝑩 + 𝑫 b) 𝑩 ̅ + 𝑫 c) 𝑩 + 𝑫 ̅ d) 𝑩 ̅ + 𝑫 ̅ Resolución: Problema #4 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (𝐴 + 𝐵 ̅ + 𝐶 + 𝐷)(𝐴̅ + 𝐵 ̅ + 𝐶 + 𝐷)(𝐴 + 𝐵 ̅ + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵 ̅ + 𝐶̅ + 𝐷) a) 𝑩 + 𝑫 b) 𝑩 ̅ + 𝑫 c) 𝑩 + 𝑫 ̅ d) 𝑩 ̅ + 𝑫 ̅ Resolución:

3. vasanza Problema #5 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (𝐴 + 𝐵 + 𝐶 + 𝐷 ̅)(𝐴 + 𝐵 + 𝐶̅ + 𝐷 ̅)(𝐴̅ + 𝐵 + 𝐶 + 𝐷 ̅)(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷 ̅) a) 𝑩 + 𝑫 b) 𝑩 ̅ + 𝑫 c) 𝑩 + 𝑫 ̅ d) 𝑩 ̅ + 𝑫 ̅ Resolución: Problema #6 (20%). Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta: F = (𝐴 + 𝐵 ̅ + 𝐶 + 𝐷 ̅)(𝐴̅ + 𝐵 ̅ + 𝐶 + 𝐷 ̅)(𝐴 + 𝐵 ̅ + 𝐶̅ + 𝐷 ̅)(𝐴̅ + 𝐵 ̅ + 𝐶̅ + 𝐷 ̅) a) 𝑩 + 𝑫 b) 𝑩 ̅ + 𝑫 c) 𝑩 + 𝑫 ̅ d) 𝑩 ̅ + 𝑫 ̅ Resolución:

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