VerilatorとSystemC

Verilator勉強会用資料
2021.05.29
@Vengineer
VerilatorとSystemC

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Twitter (2009年～) : 
＠Vengineer 
ソースコード解析職人

● Verilator とは？
● SystemC とは？
● 現在の SystemC は？
● VerilatorでSystemCを使うには？
● 例題での C++ と SystemC の比較
● ユーザー定義関数
● ﬁnal メソッド
● 波形ダンプ
● おわりに
発表内容

Verilator とは？ (https://github.com/verilator)
Welcome to Verilator, the fastest Verilog/SystemVerilog simulator.
● Accepts synthesizable Verilog or SystemVerilog
● Performs lint code-quality checks
● Compiles into multithreaded C++, or SystemC
● Creates XML to front-end your own tools
テストベンチ側に、
● マルチスレッドな C++
● SystemC
が使える

Verilatorで「出来ないこと」
@msyksphinz さんのブログ
Verilatorの使い方
(1. Verilatorの考え方と基本的なシミュレーション実行方法)
● 全ての遅延記述 (#) は無視される。
● event系のイベント (waitなど) はサポートされない。
● Unknownステートはサポートされない
つまり、テストベンチ側の Verilog HDL/SystemVerilog コードはダメ！

Verilatorで「出来ないこと」
antmicro の Dynamic Scheduler 版 verilator (v4.108ベース)
● 全ての遅延記述 (#)
● event系のイベント (waitなど)
● fork/join
内部表現を変えないと難しいと思います。
● Unknownステートはサポートされない
Dynamic Scheduler版のVerilatorの中を調べる(その1)

SystemC とは？
1999年にOpen SystemC(OSCI)が創設され、1999年9月にv0.9が公開
- 米Synopsys, Inc.
- 米CoWare, Inc.
- ベルギーFrontier Design社
● 2005.6 v2.1 LRM & TLM 1.0
● 2005.12 IEEE 1666-2005 (v2.1ベース)
● 2008.6 TLM 2.0 (2008.6)
● 2009.7 TLM 2.0 LRM (2009.7)
● 2010.2 AMS Extensions (2010.2)

現在の SystemC は？
accellera で管理
● 2018.11 SystemC 2.3.3 (Includes TLM)
● 2020.4 SystemC AMS 2.3
IEEE Standards Association (IEEE-SA)
● IEEE Std. 1666-2011 SystemC (SystemC 2.2 + TLM 2.0.1)
● IEEE Std. 1666.1-2016 SystemC AMS (SystemC AMS 2.0)
github : https://github.com/accellera-oﬃcial/systemc
● 2.3.3

VerilatorでSystemCを使うには？
先に、SystemC 2.3.3 をどこか (/usr/local/systemc/2.3.3) にインストール
後、SYSTEMC_INCLUDE環境変数に、/usr/local/systemc/2.3.3/include を
設定して、verilator をビルド
$ git clone -b v4.202 https://github.com/verilator/verilator.git
v4.202 にて、SystemC で FST (Fast Signal Trace) をサポート
$ cd verilator
$ export SYSTEMC_INCLUDE=/usr/local/systemc/2.3.3/include
$ autoconf
$ ./conﬁgure --preﬁx=/usr/local/verilator/v4.202
$ make -j
$ make install

例題での C++ と SystemC の比較
verilator コマンドのオプションが違う
C++ : --cc
SystemC : --sc
● examples/make_hello_c
● examples/make_hello_sc
● examples/make_tracing_c
● examples/make_tracing_sc
● examples/cmake_hello_c
● examples/cmake_hello_sc
● examples/cmake_tracing_c
● examples/cmake_tracing_sc

examples/make_hello_c
module top;
initial begin
$display("Hello World!");
$ﬁnish;
end
endmodule
#include <verilated.h>
#include "Vtop.h"
int main(int argc, char** argv, char** env) {
if (false && argc && argv && env) {}
Vtop* top = new Vtop{“top”};
while (!Verilated::gotFinish()) {
top->eval();
}
top->ﬁnal();
delete top;
return 0;
}

examples/make_hello_sc
module top;
initial begin
$ﬁnish;
end
endmodule
#include <systemc.h>
#include "Vtop.h"
int sc_main(int argc, char* argv[]) {
if (false && argc && argv) {}
Vtop* top = new Vtop{"top"};
sc_start(1, SC_NS);
sc_start(1, SC_NS);
}
top->ﬁnal();
delete top;
return 0;
}

C++ と SystemC の比較
#include "Vtop.h"
sc_start(1, SC_NS);
sc_start(1, SC_NS);
}
top->ﬁnal();
delete top;
return 0;
}
#include "Vtop.h"
top->eval();
}
top->ﬁnal();
delete top;
return 0;
}

C++ と SystemC の比較 (初期化)
SystemCでは、systemc.h ファイルをイン
クルードする必要がある
main 関数ではなく、sc_main 関数がス
タートポイントになる

C++ と SystemC の比較 (実行)
sc_start(1, SC_NS);
SystemC では、最初に sc_start 関数を
ちょっとだけ実行する必要がある
sc_start(1, SC_NS);
}
top->eval() ではなく、sc_start 関数を使
う
top->ﬁnal();
top->eval();
}
top->ﬁnal();

Verilated::gotFinish メソッド
sc_start(1, SC_NS);
}
top->eval();
}
Verilog HDL/SystemVerilog 側で、$stop システムタスク、$ﬁnish システ
ムタスク、$fatal システムタスクが呼ばれると、Verilated::gotFinish メソッ
ドの戻り値が false から true になり、上記の while ループから抜ける
while ループでは、シミュレーションの時間を進めるために、
● C++ : top->eval()
● SystemC : sc_start(1, SC_NS)
を実行する

module top;
initial begin
$ﬁnish;
end
endmodule
$ cd examples/make_hello_c
$ make
….
-- RUN ---------------------
obj_dir/Vtop
Hello World!
- top.v:11: Verilog $ﬁnish
-- DONE --------------------

module top;
initial begin
// $ﬁnish;
end
endmodule
$ make
….
-- RUN ---------------------
obj_dir/Vtop
Hello World!
終了しない。。。

生成されたC++コード (obj_dir/Vtop.h)
VL_MODULE(Vtop) {
public:
Vtop__Syms* __VlSymsp;
private:
VL_UNCOPYABLE(Vtop);
public:
Vtop(VerilatedContext* contextp, const char* name = "TOP");
Vtop(const char* name = "TOP")
: Vtop(nullptr, name) {}
~Vtop();
VerilatedContext* contextp();
void eval() { eval_step(); }
void eval_step();
void eval_end_step() {}
void ﬁnal();

生成されたSystemCコード (obj_dir/Vtop.h)
SC_MODULE(Vtop) {
public:
Vtop__Syms* __VlSymsp;
private:
VL_UNCOPYABLE(Vtop);
public:
SC_CTOR(Vtop);
virtual ~Vtop();
VerilatedContext* contextp();
private:
void eval() { eval_step(); }
void eval_step();
public:
void ﬁnal();

生成されたコードの比較 (obj_dir/Vtop.h)
SC_MODULE(Vtop) {
SC_CTOR(Vtop);
virtual ~Vtop();
VL_MODULE(Vtop) {
Vtop(VerilatedContext* contextp, const char* name = "TOP");
Vtop(const char* name = "TOP")
: Vtop(nullptr, name) {}
~Vtop();

生成されたC++コード (obj_dir/Vtop.cpp)
Vtop::Vtop(VerilatedContext* _vcontextp__, const char* _vcname__)
: VerilatedModule{_vcname__}
{
Vtop__Syms* __restrict vlSymsp = __VlSymsp =
new Vtop__Syms(_vcontextp__, this, name());
Vtop* const __restrict vlTOPp VL_ATTR_UNUSED = vlSymsp->TOPp;
// Reset internal values
// Reset structure values
_ctor_var_reset();
}

生成されたSystemCコード (obj_dir/Vtop.cpp)
Vtop::Vtop(sc_module_name) {
Vtop__Syms* __restrict vlSymsp = __VlSymsp =
new Vtop__Syms(nullptr, this, name());
// Sensitivities on all clocks and combo inputs
SC_METHOD(eval);
// Reset internal values
// Reset structure values
_ctor_var_reset();
}
SC_METHODマクロを使っているが、
sensitive << がない
=> 何故なら、top に信号線がないから！

examples/make_trace_sc
module top(
input clk,
input fastclk,
input reset_l,
output wire [1:0] out_small,
output wire [39:0] out_quad,
output wire [69:0] out_wide,
input [1:0] in_small,
input [39:0] in_quad,
input [69:0] in_wide
);
assign out_small = ~reset_l ? '0 : (in_small + 2'b1);
assign out_quad = ~reset_l ? '0 : (in_quad + 40'b1);
assign out_wide = ~reset_l ? '0 : (in_wide + 70'b1);
sub sub ( .clk(clk), .fastclk(fastclk), .reset_l(reset_l) );
endmodule

生成されたSystemCコード (obj_dir/Vtop.h)
SC_MODULE(Vtop) {
public:
// PORTS
// The application code writes and reads these signals to
// propagate new values into/out from the Verilated model.
sc_in<bool> clk;
sc_in<bool> fastclk;
sc_in<bool> reset_l;
sc_out<uint32_t> out_small;
sc_in<uint32_t> in_small;
sc_out<vluint64_t> out_quad;
sc_in<vluint64_t> in_quad;
sc_out<sc_bv<70> > out_wide;
sc_in<sc_bv<70> > in_wide;
input clk,
input fastclk,
input reset_l,
output wire [1:0] out_small,
output wire [39:0] out_quad,
output wire [69:0] out_wide,
input [1:0] in_small,
input [39:0] in_quad,
input [69:0] in_wide

生成されたSystemCコード (obj_dir/Vtop.cpp)
Vtop::Vtop(sc_module_name)
: clk("clk"), fastclk("fastclk"), reset_l("reset_l"), out_small("out_small"),
in_small("in_small"), out_quad("out_quad"), in_quad("in_quad"), out_wide("out_wide"),
in_wide("in_wide"){
SC_METHOD(eval);
sensitive << clk;
sensitive << fastclk;
sensitive << reset_l;
sensitive << in_small;
sensitive << in_quad;
sensitive << in_wide;
_ctor_var_reset();
}
sensitive << で登録した信号が変化したら、
eval メソッドが呼ばれる

Verilated::gotFinish メソッド
sc_start(1, SC_NS);
}
top->eval();
}
Verilog HDL/SystemVerilog 側で、$stop システムタスク、$ﬁnish システムタ
スク、$fatal システムタスクが呼ばれると、Verilated::gotFinish メソッドの戻り
値が false から true になり、上記の while ループから抜ける
while ループでは、シミュレーションの時間を進めるために、
● C++ : top->eval()
● SystemC : sc_start(1, SC_NS) => top->eval() が呼ばれている
を実行する

ユーザー定義関数
Verilator では、$finishシステムタスク、$stopシステムタスク、$fatalシステムタスクを呼ぶと、
vl_finish 関数、vl_stop 関数、vl_fatal 関数が呼ばれる
これらの関数は、ユーザー定義関数にできる
- $finish システムタスク => vl_finish
- $stop システムタスク=> vl_stop
- $fatal システムタスク=> vl_fatal

vl_finishの再定義
#ifdef VL_USER_STOP
void vl_finish(const char *filename, int linenum, const char *hier) VL_MT_UNSAFE
{
sc_stop();
cout << "call vl_finish" << endl;
}
#endif
Makefile の verilator コマンドに -CFLAGS -DVL_USER_STOP を追加する
　$(VERILATOR) -sc --exe --build -j top.v sc_main.cpp -CFLAGS -DVL_USER_STOP
を追加する

examples/make_hello_sc
module top;
initial begin
$ﬁnish;
end
endmodule
$ make
….
-- RUN ---------------------
obj_dir/Vtop
Hello World!
call vl_ﬁnish
-- DONE --------------------

vl_finishを再定義した結果
#include "Vtop.h"
// sc_start 実行中に、
// sc_stopが呼ばれると、
// sc_start から抜ける
sc_start();
top->ﬁnal();
delete top;
return 0;
}
#include "Vtop.h"
sc_start(1, SC_NS);
sc_start(1, SC_NS);
}
top->ﬁnal();
delete top;
return 0;
}

final メソッド (obj_dir/Vtop__Slow.cpp)
生成されたコードでは、final メソッドは、C++/SystemC で同じ
この例題では、特に何もしていない？
void Vtop::final() {
VL_DEBUG_IF(VL_DBG_MSGF("+ Vtop::finaln"); );
// Variables
Vtop__Syms* __restrict vlSymsp = this->__VlSymsp;
}
では？、final メソッドは、何に使われるのか？

SystemVerilog の final
module top;
initial begin
$finish;
end
final begin
$display("top : final");
end
endmodule
-- RUN ---------------------
obj_dir/Vtop
Hello World!
call vl_finish
top : final
-- DONE --------------------

final メソッド (obj_dir/Vtop__Slow.cpp)
生成されたコードでは、final メソッドは、C++/SystemC で同じ
vlTOPp->_final_TOP(vlSymsp) の中で、VL_WRITEF(“top : finaln”) で呼んでいる
void Vtop::final() {
VL_DEBUG_IF(VL_DBG_MSGF("+ Vtop::finaln"); );
// Variables
Vtop__Syms* __restrict vlSymsp = this->__VlSymsp;
vlTOPp->_final_TOP(vlSymsp);
}
void Vtop::_final_TOP(Vtop__Syms* __restrict vlSymsp) {
VL_DEBUG_IF(VL_DBG_MSGF("+ Vtop::_final_TOPn"); );
// Variables
// Body
VL_WRITEF("top : finaln");
}

波形ダンプのフォーマットとして、
● VCD (Value Change Dump)
○ verilated_vcd_sc.h を include する
● FST (Fast Signal Trace)
○ verilated_fst_sc.h を include する
が使える
波形表示は、gtkwave できる
波形ダンプ

波形ダンプ : VCD
Verilated::traceEverOn(true);
VerilatedVcdSc* tfp = NULL;
const char* flag = Verilated::commandArgsPlusMatch("trace");
if (flag && 0 == strcmp(flag, "+trace")) {
tfp = new VerilatedVcdSc;
top->trace(tfp,99);
tfp->open("vlt_dump.vcd");
}
sc_start();
top->final();
if(tfp) {
tfp->flush(); tfp->close(); tfp = NULL;
}

波形ダンプ : FST
Verilated::traceEverOn(true);
VerilatedFstSc* tfp = NULL;
const char* flag = Verilated::commandArgsPlusMatch("trace");
if (flag && 0 == strcmp(flag, "+trace")) {
tfp = new VerilatedFstSc;
top->trace(tfp,99);
tfp->open("vlt_dump.fst");
}
sc_start();
top->final();
if(tfp) {
tfp->flush(); tfp->close(); tfp = NULL;
}

● Verilator とは？
● SystemC とは？
● 現在の SystemC は？
● VerilatorでSystemCを使うには？
● 例題での C++ と SystemC の比較
● ユーザー定義関数
● ﬁnal メソッド
● 波形ダンプ
● おわりに
まとめ

Verilatorの薄い本
BOOTH : https://vengineer.booth.pm/　にて、
ソースコード解析職人の薄い本として、
● Verilatorの中を調べる、No.1 : 例題解析編
● Verilatorの中を調べる、No.2 : テストデータ解析編
● Verilatorの中を調べる、No.3 : SystemC編
をダウンロード販売しています。

ありがとうございました
＠Vengineer
久々に、
ソースコード解析職人
でした

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