Buses de arquitectura INFORME

Universidad Nacional De Trujillo
Ingeniería de Sistemas

-

INTRODUCCION

Un sistema computacional es un sistema complejo que puede llegar a estar
constituido por millones de componentes electrónicos elementales. Las distintas
unidades funcionales de un computador necesitan comunicarse. Por ello, deben existir
líneas, que compondrán el bus, para interconectar estos módulos.

La familia de ordenadores PC interconexión a toda la circuitería de control interna
mediante un diseño de circuito, conocido con el nombre de bus.

EI bus representa básicamente una serie de cables mediante los cuales pueden cargarse
datos en la memoria y desde allí transportarse a la CPU. Por así decirlo es la autopista
de los datos dentro del PC ya que comunica todos los componentes del ordenador con
el microprocesador. El bus se controla y maneja desde la CPU.

Un bus es en esencia una ruta compartida que conecta diferentes partes del sistema
como el procesador, la controladora de unidad de disco, la memoria y los puertos de
entrada, salida, permitiéndoles transmitir información.

Sede - Valle Jequetepeque 1


Marco Teórico

1. Interconexión con buses:

Entre los elementos básicos que definen la estructura de un computador, se
encuentran los elementos de comunicación, que comprenden a los enlaces y a los
conmutadores.

Un enlace es un dispositivo que permite transmitir información entre dos o más
elementos, mientras que un conmutador se encarga de dirigir la información entre
varios enlaces.

El elemento de comunicación más común en los computadores es el bus, que consta
de un enlace que comunica, selectivamente, un cierto número de componentes o
dispositivos, de acuerdo con ciertas normas o reglas de conexión. El bus incluye,
por lo tanto, los dos conceptos de enlace y de conmutador, puesto que debe
permitir, en cada momento, la especificación de los dispositivos que se comunican a
través de él.



2. Estructura de un bus:

Un bus es un medio compartido de comunicación constituido por un conjunto de
líneas (conductores) que conecta las diferentes unidades de un computador.De igual
forma se diría que un bus lo podríamos denominar con el “camino” interno por donde
circulan los datos dentro de una Pc.

Si quisiéramos buscar un ejemplo podríamos citar el recorrido que el cable telefónico
describe dentro de nuestra casa. En este caso el Bus seria este cable y los dispositivos
interconectados serían los diferentes equipos telefónicos de que disponemos en nuestro
hogar.

Ya conceptualizando de una forma formal diríamos que el elemento de comunicación
más común en los computadores es el bus, que consta de un enlace que comunica,
selectivamente, un cierto número de componentes o dispositivos, de componentes o
dispositivos, de acuerdo con ciertas normas o reglas de conexión.

La principal función de un bus será, pues, servir de soporte para la realización de
transferencias de información entre dichas unidades.



La unidad que inicia y controla la transferencia se conoce como master( maestro) del
bus para dicha transferencia y la unidad sobre la que se realiza la transferencia se
conoce con Slave (esclavo).

— Dispositivo maestro (Master): es quien inicia la transacción en bus mandado el
comando ( y la dirección si es necesario).

— Dispositivo esclavo (Slave): Es el que responde al maestro enviando el dato al
maestro o recibiéndolo del maestro.

- En los casos sencillos de entrada/salida el procesador es el maestro

Ejemplos

Maestro Esclavo Operación

CPU Memoria Búsqueda de instrucciones y datos

CPU Dispositivo E/S Inicializar transferencia

DMA Memoria Transferencia de datos

- Relación dinámica: el dispositivo A puede ser maestro en una transferencia,
pero esclavo en otro



Un bus se compone de diferentes conductores eléctricos denominados líneas.

Las líneas que constituyen un bus suelen dividirse en líneas de datos, de dirección y
control.

 Las líneas de datos del bus proporcionan el camino para transmitir
datos entre los módulos del sistema. El bus de datos consta de 8, 16, 32
líneas distintas, cuyo número se conoce como anchura del bus de datos.
Este número de líneas determina cuantos bits se pueden transmitir al
mismo tiempo. La anchura del bus es un factor clave a la hora de
determinar las prestaciones del sistema.

 Las líneas de dirección se utilizan para direccionar la fuente o el destino
de los datos situados en el bus de datos. La anchura del bus de
direcciones determina la cantidad máxima de memoria direccionable en
el sistema.

 Las líneas de control se emplean para gestionar el acceso y el uso de las
líneas de datos y dirección, señalizando peticiones y reconocimientos e
indicando que tipo de información pasa por las líneas de datos.

3. Características de un bus:

Un bus se caracteriza por la cantidad de información que se transmite en forma
simultánea. Este volumen se expresa en bits y corresponde al número de líneas físicas
mediante las cuales se envía la información en forma simultánea. Un cable plano de 32
hilos permite la transmisión de 32 bits en paralelo. El término "ancho" se utiliza para
designar el número de bits que un bus puede transmitir simultáneamente.

Por otra parte, la velocidad del bus se define a través de su frecuencia (que se expresa
en Hercios o Hertz), es decir el número de paquetes de datos que pueden ser enviados o
recibidos por segundo. Cada vez que se envían o reciben estos datos podemos hablar
de ciclo.

De esta manera, es posible hallar la velocidad de transferencia máxima del bus (la
cantidad de datos que puede transportar por unidad de tiempo) al multiplicar su ancho
por la frecuencia.



4. Jerarquía de buses:

Los ordenadores antiguos utilizaban una topología de bus único, denominado
bus del sistema, para conectar procesador, memoria y los módulos de E/S, tal
como la que se muestra en la siguiente figura:

Si se conecta un gran número de dispositivos al bus, las prestaciones pueden
disminuir. Hay dos causas principales:

1.- El primero el aumento del retardo de propagación de las señales
debido al aumento de longitud de los conductores que dan soporte al
bus.

2.- El segundo el incremento de demanda de acceso que se produce al
aumentar el número de dispositivos conectados. Este exceso de
dispositivos puede crear un cuello de botella que haga que el
rendimiento del sistema se degrade por la espera inútil que se origina
cuando tienen que realizar transferencias.

La mayoría de los computadores utilizan varios buses, normalmente
organizados jerárquicamente. La estructura más utilizada es la siguiente:

Buses Locales:

El bus local es de longitud pequeña, de alta velocidad, y adaptado a la
arquitectura particular del sistema para maximizar el ancho de banda
entre el procesador y la caché, por eso suele ser un bus propietario. Este
bus aísla el tráfico procesador-caché del resto de transferencias del
sistema.



Buses de E/S o de expansión:

Los buses de expansión son buses estándar o abiertos (ISA, EISA, PCI,
etc.) es decir, independientes del computador y con unas características
bien definidas en el correspondiente documento de normalización. La
existencia de estos buses permite diseñar una amplia gama de
controladores de periféricos compatibles.

Para conectar los buses del sistema y de expansión se requiere un
Adaptador de Bus, dispositivo que permite adaptar las distintas
propiedades de ambos buses: velocidad, carácter síncrono o asíncrono,
multiplexación, etc.



5. Buses de ciclo completo:

En un bus de estas características todas las fases a realizar se efectúan una
detrás de otra, sin ningún espacio entre ellas.

Normalmente se utiliza en sistemas sencillos, en especial con un único
dispositivo que actúe como maestro.

El bus está ocupado mientras dura una transferencia elemental entre dos
dispositivos

El bus puede estar ocupado mucho tiempo esperando a que un periférico
responda.

6.Buses de ciclo Partido:

En los buses de ciclo partido la operación de lectura se divide en dos transacciones no
continuasde acceso al bus. La primera transacción es la de petición de lectura que
realiza el master sobre elSlave. Una vez realizada la petición el master abandona el bus.
Cuando el Slave dispone del datoleído, inicia un ciclo de bus actuando como master
para enviar el dato al antiguo master, que ahoraactúa como Slave.



Desventajas:

Lógica más compleja: ambos dispositivos deben ser capaces de actuar
como Master y como Slave

Necesidad de incluir un protocolo de arbitraje

7. ARBITRAJE DE BUSES:

Su función es garantizar que en todo momento sólo una unidad acceda al bus,
se utilizan los protocolos de arbitraje. Los protocolos de arbitraje organizan el
uso compartido del bus, estableciendo prioridades cuando más de una unidad
solicita su utilización y garantizando, sobretodo, que el acceso al bus es
realizado por un solo maestro.

Todos los protocolos trabajan básicamente con 3 señales:

Petición de bus (Bus Request):

Es activada por el dispositivo que requiere el acceso al bus

Concesión de bus (Bus Grant):

Señal que envía el árbitro del bus al dispositivo para indicarle que
tiene concedido el uso del bus

Bus ocupado (Busy):

Una vez que el dispositivo tiene concedido el uso del bus, activa esta
señal para tomar el control del bus

Bus centralizado:

El árbitro puede ser una unidad físicamente independiente o estar
integrado en otra unidad, por ejemplo, la CPU.

Existe un árbitro del bus o maestro principal que controla el acceso
al bus.



Protocolo en estrella

Cada maestro se conecta al árbitro mediante dos líneas individuales:

o BUS REQUEST (REQ): línea de petición del bus

o BUS GRANT (GNT): línea de concesión del bus

Varias peticiones de bus pendientes: el árbitro puede aplicar distintos
algoritmos de decisión

 FIFO

Ventajas:

 Algoritmos de arbitraje simples

 Pocos retardos de propagación de las señales (en comparación
con protocolos daisy-chain)

Desventajas:

 Número elevado de líneas de arbitraje en el bus (dos por cada
posible master)

 Número de masters alternativos limitado por el número de líneas
de arbitraje

Ejemplo: PCI

Protocolo daisy-chain de 2 hilos

El master que quiere acceder al bus activa la señal de petición (out) y los demás
masters la propagan hasta el árbitro. El árbitro activa la señal de concesión que es
propagada por los masters que no solicitaron el acceso al bus. El master que recibe la
señal de concesión y tiene una petición pendiente toma el control del bus. Si un master
recibe una señal de petición mientras está accediendo al bus, bloquea su propagación al
árbitro hasta que finalice la utilización del bus.

La prioridad viene determinada por la proximidad al árbitro.



Protocolo de 3 hilos
Utiliza una línea más que el protocolo anterior, la línea de ocupación. Además, la línea
de petición no es encadenada sino compartida por todos los masters a través de una
entrada al árbitro con capacidad de O-cableada.Cuando un master toma el control del
bus activa la línea de ocupación. El árbitro sóloactiva la línea de concesión cuando
recibe una petición y la línea de ocupación está desactivada.

Como en el caso anterior, si un master recibe la concesión y no ha solicitado el bus,
transmite la señal al siguiente master. Un master toma el control del bus si tiene una
petición local pendiente, la línea de ocupación está desactivada y recibe el flanco de
subida de la señal de concesión.

Protocolo de 4 hilos
Este protocolo permite simultanear el uso del bus por un master con el proceso de
arbitraje para la selección del master siguiente. De esta forma, cuando el primer master
abandona el bus, no se pierde tiempo en el arbitraje para el siguiente porque ya se ha
hecho, pasando directamente el master seleccionado a realizar su transacción, al tiempo



que se realiza la selección del siguiente master. Para ello se añade una cuarta línea al
esquema anterior, la línea de reconocimiento.

La línea de reconocimiento la activa un master que solicitó el bus (activó petición) y
recibió la concesión pero la línea de ocupación estaba activa (bus ocupado). Cuando el
árbitro recibe laactivación de reconocimiento inhibe su actuación, es decir, deja de
atender la señal de petición y generar la de concesión. El master queda en espera para
ocupar el bus tan pronto lo abandone su actual usuario, que lo hará desactivando la
señal de ocupación. Cuando esto ocurre, el master ocupa el bus y desactiva la señal de
reconocimiento, con lo que el árbitro recupera su actuación,procediendo a un nuevo
arbitraje entre los master solicitantes, simultáneamente con la operación de
transacción en el bus. En la siguiente figura hemos representado el diálogo de
señalescorrespondiente a una ocupación del bus por el master M1, seguido por el
arbitraje a favor de M2 mientras M1 realiza su transacción, y terminando con la
ocupación del bus por M2 cuando M1 finaliza:

Bus distribuidos:

En los buses distribuidos no existen ninguna unidad especial para la gestión del
bus. Esta se realiza de forma distribuida entre las unidades de acceso.



El control de acceso al bus se lleva a cabo entre todos los posibles maestros de
una forma cooperante.

En estos protocolos la responsabilidad del arbitraje no reside en una unidad
independiente sino que se distribuye por los diferentes masters conectados al bus.

Arbitro concede el bus al master, Mi activando Gi si:

Mi ha activado su línea de petición de bus Ri,

La línea de ocupación está desactivada.

La línea de entrada de prioridad Pi-1 está activada

Si el master Mi no ha activado su línea de petición de bus Ri, el Arbitro-i activa
la línea desalida de prioridad Pi.

Tipo de buses

BUS PCI.

El bus PCI (PeripheralComponentInterconnect, Interconexión de Componente
Periférico) es un bus muy popular de ancho de banda elevado, independiente del
procesador, que se puede utilizar como bus de periféricos o bus para una arquitectura de
entreplanta. Comparado con otras especificaciones comunes de bus, el PCI proporciona
mejores prestaciones para los subsistemas de E/S de alta velocidad (por ejemplo, los



adaptadores de pantalla gráfica, los controladores de interfaz de red, los controladores
de disco, etc.).

El estándar actual permite el uso de hasta 64 líneas de datos a 66 MHz. para una
velocidad de transferencia de 528 MB, o 4,224 Gbps

El PCI está diseñado para permitir una cierta variedad de configuraciones basadas en
microprocesadores, incluyendo sistemas tanto de uno como de varios procesadores. Por
consiguiente, proporciona un conjunto de funciones de uso general. Utiliza
temporización síncrona y un esquema de arbitraje centralizado. La Figura 3.22a muestra
la forma usual de utilizar el bus PCI en un sistema monoprocesador. Un dispositivo que
integra el controlador de DRAM y el adaptador al bus PCI proporciona el acoplamiento
al procesador y la posibilidad de generar datos a velocidades elevadas. El adaptador
actúa como un registro de acoplo (buffer) de datos puesto que la velocidad del bus PCI
puede diferir de la capacidad de E/S del procesador. En un sistema multiprocesador
(Figura 3.22b), se pueden conectar mediante adaptadores una o varias configuraciones
PCI al bus de sistema del procesador. Al bus de sistema se conectan únicamente las
unidades procesador/caché, la memoria principal y los adaptadores de PCI.

ESTRUCTURA DEL BUS.

El bus PCI puede configurarse como un bus de 32 o 64 bits.



•Terminales («patillas») de sistema: constituidas por los terminales de reloj y de inicio
(reset).

•Terminales de direcciones y datos: incluye 32 líneas para datos y direcciones
multiplexadas en el tiempo. Las otras líneas del grupo se utilizan para interpretar y
validar las líneas de señal correspondientes a los datos y a las direcciones.

•Terminales de control de la interfaz: controlan la temporización de las transferencias y
proporcionan coordinación entre los que las inician y los destinatarios.

•Terminales de arbitraje: a diferencia de las otras líneas de señal del PCI, estas no son
líneas compartidas. En cambio, cada maestro del PCI tiene su par propio de líneas que
lo conectan directamente al árbitro del bus PCI.

•Terminales para señales de error: utilizadas para indicar errores de paridad u otros.

•Terminales de interrupción: para los dispositivos PCI que deben generar peticiones de
servicio. Igual que los terminales de arbitraje, no son líneas compartidas sino que cada
dispositivo PCI tiene su propia línea o líneas de petición de interrupción a un
controlador de interrupciones.

•Terminales de soporte de caché: necesarios para permitir memorias caché en el bus PCI
asociadas a un procesador o a otro dispositivo. Estos terminales permiten el uso de
protocolos de coherencia de caché de sondeo de bus (snoopy caché) (en el Capítulo 16
se discuten estos protocolos).

•Terminales de ampliación a bus de 64 bits: incluye 32 líneas multiplexadas en el
tiempo para direcciones y datos y se combinan con las líneas obligatorias de dirección y
datos para constituir un bus de direcciones y datos de 64 bits. Hay otras líneas de este
grupo que se utilizan para interpretar y validar las líneas de datos y direcciones. Por
último, hay dos líneas que permiten que dos dispositivos PCI se pongan de acuerdo para
usar los 64 bits.

•Terminales de test (JTAG/Boundary Sean): estas señales se ajustan al estándar IEEE
1149.1 para la definición de procedimientos de test.

Por lo general, las placas madre cuentan con al menos 3 ó 4 conectores PCI,
identificables generalmente por su color blanco estándar.



La interfaz PCI existe en 32 bits con un conector de 124 clavijas o en 64 bits con un
conector de 188 clavijas. También existen dos niveles de señalización de voltaje:

3,3 V para los ordenadores portátiles
5 V para los equipos de escritorio

El voltaje señalizado no es igual al voltaje de la fuente de alimentación de la placa
madre, sino que es el umbral de voltaje necesario para el cifrado digital de los datos.

Existen 2 tipos de conectores de 32 bits:

conector PCI de 32 bits, 5 V:



conector PCI de 32 bits, 3,3 V:

Los conectores PCI de 63 bits
disponen de clavijas adicionales
para tarjetas PCI de 32 bits.

Existen 2 tipos de conectores de 64 bits:

conector PCI de 64 bits, 5 V:

conector PCI de 64 bits, 3,3 V:

 Está aislado del bus del sistema pero permite a los periféricos acceder a la
memoria ram.
 Bus de datos de 32 bits a 33 Mhz en su versión 1.0
 La velocidad del bus se mantiene constante respecto del micro.
 Aparece la tecnología P&P.
 Permite compartir interrupciones de periféricos.
 Permite a los dispositivos realizar transferencias entre ellos y la memoria sin
utilizar al microprocesador.
 Es el usado actualmente.
 Permite 5 o más conectores en placa.
 En su versión 2.2, el ancho del bus es de 64 bits con 66 Mhz de reloj.
 Existen variantes con mayor tasa de transferencia, PCI-X y PCI Express.



BUS AGP

El bus AGP (la sigla corresponde a AcceleratedGraphics Port que en español significa
puerto de gráficos acelerado) apareció por primera vez en mayo de 1997 para los
chipsets Slot One. Luego se lanzó para los chips Super 7, con el objetivo de administrar
los flujos de datos gráficos que se habían vuelto demasiado grandes como para ser
controlados por el Bus PCI. De esta manera, el bus AGP se conecta directamente al
FSB (Front Side Bus [Bus Frontal]) del procesador y utiliza la misma frecuencia, es
decir, un ancho de banda más elevado.

La interfaz AGP se ha creado con el único propósito de conectarle una tarjeta de video.
Funciona al seleccionar en la tarjeta gráfica un canal de acceso directo a la memoria
(DMA, DirectMemory Access), evitado así el uso del controlador de entradas/salidas.
En teoría, las tarjetas que utilizan este bus de gráficos necesitan menos memoria
integrada ya que poseen acceso directo a la información gráfica (como por ejemplo las
texturas) almacenadas en la memoria central. Su costo es aparentemente inferior.

 La versión 1.0 del bus AGP, que funciona con 3.3 voltios, posee un modo 1X
que envía 8 bytes cada dos ciclos y un modo 2X que permite transferir 8 bytes
por ciclo.

 En 1998, la versión 2.0 del bus AGP presenta el AGP 4X que permite el envío
de 16 bytes por ciclo. La versión 2.0 del bus AGP funciona con una tensión de
1.5 voltios y con conectores AGP 2.0 "universales" que pueden funcionar con
cualquiera de los dos voltajes.

 La versión 3.0 del bus AGP apareció en 2002 y permite duplicar la velocidad del
AGP 2.0 proponiendo un modo AGP 8X.

 Estos representan los pines, lo que se conecta al puerto AGP.



 AGP Pro Versión más potente aun de este bus de datos orientada a estaciones
gráficas y servidores. El zócalo y tarjeta AGP pro se distinguen por tener una
prolongación adicional.

 La vista es con los chips hacia abajo.

 Los zócalos de las placas base, son iguales (1,5v 3,3v Univ) pero a la inversa, o
sea con el hueco.

Conectores AGP

Las placas madre más recientes poseen un conector AGP general incorporado
identificable por su color marrón. Existen tres tipos de conectores:

Conector AGP de 1,5 voltios:

Conector AGP de 3,3 voltios:

Conector AGP universal:

Características

 Mejora el rendimiento del sistema proporcionando un camino de alta velocidad
entre la controladora gráfica del PC y la memoria del sistema.
 Frecuencia de hasta 66 Mhz y bus de datos de 32 bits.
 Transferencia máxima de 528 MB/s.



 EL Bus AGP sólo permite la conexión de dos dispositivos: el chipset y el chip
gráfico.
 La "memoria AGP" es asignación dinámica de áreas de la DRAM del sistema,
con lo cual el chip de gráficos puede acceder rápidamente.

BUS USB

Las siglas USB corresponden a Universal Serial Bus, Bus Serie Universal, por lo que
como su nombre indica, se trata de un sistema de comunicación entre dispositivos
electrónicos−informáticos que sólo transmite una unidad de información a la vez.

VERSIÓN VELOCIDAD TRASNFERENCIA MAXIMA(Mbit/seg)
USB 1.1 1.5(Velocidad baja)
USB 2.0 12(Velocidad media)
USB 3.0 600 (Velocidad alta)

El bus USB 1.1 puede trabajar en dos modos, a baja velocidad (1,5 Mbps, para
dispositivos como teclados, ratones, que no barajan grandes cantidades de información)
y a alta velocidad (12 Mbps, para dispositivos como unidades de CDROM, altavoces,
módems RTC e ISDN, etcétera).

USB 2.0 llega 480 Mbps para dispositivos de alta velocidad conexiones de Internet de
banda ancha más rápidas, cámaras para videoconferencias de mayor resolución,
impresoras y escáneres de la siguiente generación y unidades de almacenamiento
externo de alta velocidad..
Ahora, es conveniente resaltar que todos los dispositivos deben seguir reglas de
comportamiento básicas, estandarizadas. Por tanto, todos los dispositivos se configuran
de la misma forma y por el mismo driver, y es mucho más fácil gestionar los recursos
que proveen; sin embargo, esto no significa que todos los dispositivos son iguales, sino,
que todos tienen un sistema de configuración idéntica.



USB 3.0 La principal característica es la multiplicación por 10 de la velocidad de
transferencia, que pasa de los 480 Mbps a los 4,8 Gbps (600 MB/s).
Otra de las características de este puerto es su "regla de inteligencia": los dispositivos
que se enchufan y después de un rato quedan en desuso, pasan inmediatamente a un
estado de bajo consumo.

Soporte completo para transmisión en tiempo real de voz, audio, y video. Flexibilidad
de protocolos para transmisiones mixtas isocrónicas y asincrónicas (las cuales serán
analizadas más adelante, ya que es el eje de transmisión de USB).

La corriente máxima que el bus puede proporcionar es de 500 mA a 5 voltios de
tensión.

Más rápido − USB transfiere los datos 10 veces más rápido que los puertos serie
tradicionales.
Cuenta con una especificación abierta, esto significa que cualquiera puede diseñar
productos USB sin tener que pagar ninguna licencia.

Debido a todas estas ventajas de los buses serie sobre los paralelo, la tendencia será
desarrollar nuevos estándares serie.. Así por ejemplo PCI− Express, que es un nuevo
desarrollo del bus PCI basándose en un sistema de comunicación serie mucho más
rápido, está sustituyendo al actual PCI (paralelo). PCI−Express en 2006 es percibido
como un estándar de las placas base para PCs, especialmente en tarjetas gráficas.

Bus SCSI

Una ventaja del bus SCSI frente a otros interfaces es que los dispositivos del bus se
direccionan lógicamente en vez de físicamente. Esto sirve para 2 propósitos:

1.- Elimina cualquier limitación que el PC-Bios imponga a las unidades de disco.

2.- El direccionamiento lógico elimina la sobrecarga que el host podría tener en manejar
los aspectos físicos del dispositivo como la tabla de pistas dañadas. El controlador SCSI
lo maneja.

Existen dos tipos de bus SCSI:



El bus asimétrico, conocido como SE (por Single-Ended o Terminación única),
basado en una arquitectura paralela en la que cada canal circula en un alambre,
sensible a las interferencias. Los cables SCSI en modo SE poseen 8 alambres
para una transmisión de 8 bits (que se denominan limitados) o 16 alambres para
cables de 16 bits (conocidos como extendidos). Este es el tipo de bus SCSI más
común.

El bus diferencial transporta señales a un par de alambres. La información se
codifica por diferencia entre los dos alambres (cada uno transmite el voltaje
opuesto) para desplazar las interrupciones electromagnéticas, lo que permite
obtener una distancia de cableado considerable (alrededor de 25 metros). En
general, existen dos modos: el modo LVD (Voltaje bajo diferencial), basado en
señales de 3,3 V y el modo HVD (Voltaje Alto Diferencial), que utiliza señales
de 5 V. Los periféricos que utilizan este tipo de transmisión son cada vez más
raros y por lo general llevan la palabra "DIFF".

Bus MCA

El bus MCA (Arquitectura de microcanal) es un bus exclusivo mejorado diseñado por
IBM en 1987 para utilizar en su línea de equipos PS/2. Este bus de 16 a 32 bits no era
compatible con el bus ISA y podía alcanzar un rendimiento de 20 Mb/s.

Bus EISA

El bus EISA (Arquitectura estándar industrial extendida) fue desarrollado en 1988 por
un grupo de compañías (AST, Compaq, Epson, Hewlett-Packard, NEC, Olivetti, Tandy,
Wyse y Zenith) para competir con el bus exclusivo MCA lanzado por IBM el año
anterior. El bus EISA utilizaba conectores cuyo tamaño era la mitad del conector ISA
pero con 4 filas de contactos en lugar de 2, para direccionar 32 bits.



El principal rival del bus MCA fue el bus EISA (1987-1988), que también estaba
basado en la idea de controlar el bus desde el microprocesador y ensanchar la ruta de
datos hasta 32 bits. EISA mantuvo compatibilidad con las tarjetas de expansión ISA ya
existentes lo cual le obligó a funcionar a una velocidad de 8.33 Mhz.

Características del Bus MCA y EISA

 Usados en los equipos 386.
 Bus de datos de 32 bits.

 Velocidad del reloj de 8,3 Mhz para Eisa y 10 Mhz para Mca, con transferencia
de 20 Mhz/seg.
 El primero era de IBM y el segundo compatible con Isa.
 Las tarjetas y los buses incluyen electrónica adicional para ayudar a la CPU en
su trabajo.
 Los periféricos eran caros y no tuvo éxito.

Bus VLB

En 1992, el bus local de VESA (VLB) fue desarrollado por VESA (Asociación para
estándares electrónicos y de video patrocinado por la compañía NEC) para ofrecer un
bus local dedicado a sistemas gráficos. El VLB es un conector ISA de 16 bits con un
conector de 16 bits agregado:

El bus VLB es un bus de 32 bits inicialmente diseñado para permitir un ancho de banda
de 33 MHz (el ancho de banda del primer PC 486 en aquel momento). El bus local
VESA se utilizó en los siguientes 486 modelos (40 y 50 MHz respectivamente) así
como en los primeros procesadores Pentium, pero fue reemplazado rápidamente por el
bus PCI.

Bus local VESA

 Nace cuando aparece Windows y su interfaces gráficas.
 Acoplado directamente a la CPU, con su mismo bus de datos.


 Velocidad de reloj de 33 Mhz. Para los 486.
 Nace por necesidad de acelerar los gráficos.
 Poco éxito debido a la tecnología de los nuevos modelos de 486 y la
aparición de los buses PCI.

Bibliografía

- Organización y arquitectura de computadores. Diseño para optimizar
prestaciones
- William Stallings
- David A. Patterson. John L. Hennessy

Lincografía

http://dac.escet.urjc.es/docencia/PC/tema3_PC.pdf

http://www-2.dc.uba.ar/materias/oc1/files/teorica/TD13.pdf

http://www.mailxmail.com/curso-arquitectura-ordenadores/scsi-small-
computer-system-interface


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