ScalableCore system at SACSIS2010, NARA

•

0 gefällt mir•469 views

Shinya Takamaeda-Y

ScalableCoreシステム 1.1 @SACSIS2010, 奈良

Technologie

 
 
 
 
Off chip main memory
Off chip main memory
Mem. Node Page
(0,0) buffer Y-
Many-core processor chip

INCC
Memory Path Path Path Comp. Node
Node Node Node Node (X,Y) Core
(0,0) (1,0) (2,0) (M,0)
Router X+
Path Comp. Comp. Comp. Node INCC
Node Node Node Node Memory
(0,1) (1,1) (2,1) (M,1)
(b) Y+
X- Router X+
Path Comp. Comp. Comp.
Y- Node Node Node Node
(0,2) (1,2) (2,2) (M,2)
Path Node (a) Y+
(X,Y)

Path Comp. Comp. Comp.
Node Node Node Node
X- Router X+ (0,N) (1,N) (2,N) (M,N)

(c) Y+

 
1600
SimMc
Simulation Speed (kilo cycle / sec) 1400

1200

1000

800

600

400

200

0
20 40 60 80 100
# nodes

 

!"#$%&'()*+"

(

!""
#""
$!""
$#""
%!""
%#""
&!""
&#""
'!""
)&
*#
( !!
)& +"
*$
%!
( !+
)& "
*$
,!
( !+
)# "
-

.(
( &!
)# "
-
.(
( #!
)# "
-
.(
( /#
)# "

,&-*.&"
-
.(
( $$
)# !"
-
.(
( $# !"#$%&"'()*+(,-)
)# #"
-
.( &
!"
#!!!"
$!!!!"
$#!!!"
%!!!!"
%#!!!"

( %% '(
)# !" ) #!
- & !
.( '( *"
&& )$%
!"
& ! !*
'(
) "
$+
& ! !*
'# "
,
-&
&
'# (!"
,
-&
&
'# #!"
,
-&
& .#
'#
, "
.(/01()

-&
& $$
'# !"
,
-&
&
'# $##
, "
-&
&
'# %%!
, "
-&
((
!"

3*(14)2*"+&
'*504)6&

!"#$%&
/+012&,&
7,8,9& 7:8,9&

!"#$%& !"#$%&'"()*+&,
/+012&-&

!"#$%& !"#$%&'"()*+&-
/+012&.&

7,8:9& 7:8:9&
!"#$%&'"()*+&.

 
 
 
 
 
+-7?</%/$-.,:-;",@*A+-#"B

+-#" 9:++
=)"#,>%5"#
0-</"# :-;",*"7-#5,+-./#-&&"#

F%)",!5)/"7,>%5"# *"7-#5,9.$/$%&$'"#

>$.3,>%5"# !5.26#-.$'"# *"7-#5,1#8$/"#

!2%&%8&"+-#",
*-;<&" !"#$%&, ("C$2", +&-23$.D,
+-77<.$2%/$-.) +-./#-&&"# 0")"/
!01*, +&-23,
E65)$2%&,>%5"# !"#$%&$'"#
+-./#-&&"# 4"."#%/-#,
**+, 0")"/,
(")"#$%&$'"#
+-./#-&&"# 4"."#%/-#,

 
A#"&(%%! 6-,-

!"*,#". 0$7$,(E$*$#-,"#(
%%!(!"*,#"..$#

)*+,+-.(%$&"#'(6-,-
!."4D(E$*$#-,"#(
%$&"#'()*+,+-.+/$#
3,"#$ B#+,$( 2":$(
!"#$ C"-: %$&"#'(
%$&"#'( 0$-: !"*,#"..$#
0$-:
;#<+,$#(
)2!! )2!!(
B#+,$
#$?+7,$#(
6%;(
=1,>1,(A.+, )*>1,(A.+, +*A"#&-,+"*

A.+,(,"(( 0"1,$# A.+,(A#"&((
*$8,(*":$ *$8,(*":$
30;%(
3$#+-.+/$#(89 6$7$#+-.+/$#(89 3'*45#"*+/$# !"*,#"..$#(

3$#+-.(=1,>1, 3$#+-.()*>1, ,"@A#"&(30;%

 
 
 
 

809'
6:5451' 6<5451'

#+.' %?@ABC!7*

!"##$%&'()* !"##$%D.0-'*
/425
&+,-'. 6>5451'

/'.0(1$/'2)023
;5451'
==5451'

6$70.-,(1$#451'

 
Simulation Speed (kilo virtual cycle / sec) 1600
Speedup
SimMc
1400 ScalableCore system
20
1200

1000 15

Speedup
800
10
600

400
5
200

0 0
20 40 60 80 100
# nodes

 
2
Relative Efficiency
1.8 SimMc 30
ScalableCore system
1.6
Energy [J/virtual cycle]

25

Relative Efficiency
1.4

1.2 20

1
15
0.8

0.6 10

0.4
5
0.2

0 0
20 40 60 80 100
# nodes

 
Energy-Delay Product [J sec/virtual cycle] 0.045 600
Relative Efficiency
0.04 SimMc
ScalableCore system
500
0.035

Relative Efficiency
0.03 400

0.025
300
0.02

0.015 200

0.01
100
0.005

0 0
20 40 60 80 100
# nodes

Empfohlen

SmartCore System for Dependable Many-core Processor with Multifunction Router...Shinya Takamaeda-Y

DMAベースメニーコアにおける通信オーバーヘッド削減手法 @SWoPP2011 ARC-196Shinya Takamaeda-Y

メニーコアプロセッサにおけるコア間通信レイテンシ隠蔽手法の検討 @IPSJ72Shinya Takamaeda-Y

An FPGA-based Scalable Simulation Accelerator for Tile Architectures @HEART2011Shinya Takamaeda-Y

ScalableCore system at SWoPP2010 BoF-2Shinya Takamaeda-Y

FPGAシステムを作るといいことある(かも？) @SWoPP2011鹿児島 BoF-2Shinya Takamaeda-Y

HWメニーコアシミュレータScalableCoreシステムの高速化 @IPSJ73Shinya Takamaeda-Y

FPGAによるメニーコアシミュレータScalableCoreシステムの正当性検証Shinya Takamaeda-Y

Empfohlen

SmartCore System for Dependable Many-core Processor with Multifunction Router...Shinya Takamaeda-Y

DMAベースメニーコアにおける通信オーバーヘッド削減手法 @SWoPP2011 ARC-196Shinya Takamaeda-Y

メニーコアプロセッサにおけるコア間通信レイテンシ隠蔽手法の検討 @IPSJ72Shinya Takamaeda-Y

An FPGA-based Scalable Simulation Accelerator for Tile Architectures @HEART2011Shinya Takamaeda-Y

ScalableCore system at SWoPP2010 BoF-2Shinya Takamaeda-Y

FPGAシステムを作るといいことある(かも？) @SWoPP2011鹿児島 BoF-2Shinya Takamaeda-Y

HWメニーコアシミュレータScalableCoreシステムの高速化 @IPSJ73Shinya Takamaeda-Y

FPGAによるメニーコアシミュレータScalableCoreシステムの正当性検証Shinya Takamaeda-Y

A Framework for Efficient Rapid Prototyping by Virtually Enlarging FPGA Resou...Shinya Takamaeda-Y

ScalableCore System: A Scalable Many-core Simulator by Employing Over 100 FPGAsShinya Takamaeda-Y

A CGRA-based Approachfor Accelerating Convolutional Neural NetworksShinya Takamaeda-Y

A High Performance Heterogeneous FPGA-based Accelerator with PyCoRAM (Runner ...Shinya Takamaeda-Y

PyCoRAMによるPythonを用いたポータブルなFPGAアクセラレータ開発 (チュートリアル@ESS2014)Shinya Takamaeda-Y

PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)Shinya Takamaeda-Y

PyCoRAMを用いたグラフ処理FPGAアクセラレータShinya Takamaeda-Y

Zynq+PyCoRAM(+Debian)入門Shinya Takamaeda-Y

Pythonによる高位設計フレームワークPyCoRAMでFPGAシステムを開発してみようShinya Takamaeda-Y

Veriloggen: Pythonによるハードウェアメタプログラミング（第3回高位合成友の会＠ドワンゴ）Shinya Takamaeda-Y

Debian Linux on Zynq (Xilinx ARM-SoC FPGA) Setup Flow (Vivado 2015.4)Shinya Takamaeda-Y

PythonとPyCoRAMでお手軽にFPGAシステムを開発してみようShinya Takamaeda-Y

コンピュータアーキテクチャ研究の最新動向〜ISCA2015参加報告〜＠FPGAエクストリーム・コンピューティング第7回 (#fpgax #7)Shinya Takamaeda-Y

FPGA・リコンフィギャラブルシステム研究の最新動向Shinya Takamaeda-Y

2012-11-17-SakuraDCShinya Takamaeda-Y

What's MieruPC? at kosenconf 2009 Tokyo LTShinya Takamaeda-Y

A Hardware Development on FPGAsShinya Takamaeda-Y

高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討 (IPSJ SIG-ARC 2012-03-27)Shinya Takamaeda-Y

Locally Stationary Geostatistics David F. Machuca-Mory

夢卵2010 お絵描き群ロボット制作編Keisuke Uto

الباب الثالثtahsal99

100506-unix-ensemblocha_kaneko

Weitere ähnliche Inhalte

Andere mochten auch

A Framework for Efficient Rapid Prototyping by Virtually Enlarging FPGA Resou...Shinya Takamaeda-Y

ScalableCore System: A Scalable Many-core Simulator by Employing Over 100 FPGAsShinya Takamaeda-Y

A CGRA-based Approachfor Accelerating Convolutional Neural NetworksShinya Takamaeda-Y

A High Performance Heterogeneous FPGA-based Accelerator with PyCoRAM (Runner ...Shinya Takamaeda-Y

PyCoRAMによるPythonを用いたポータブルなFPGAアクセラレータ開発 (チュートリアル@ESS2014)Shinya Takamaeda-Y

PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)Shinya Takamaeda-Y

PyCoRAMを用いたグラフ処理FPGAアクセラレータShinya Takamaeda-Y

Zynq+PyCoRAM(+Debian)入門Shinya Takamaeda-Y

Pythonによる高位設計フレームワークPyCoRAMでFPGAシステムを開発してみようShinya Takamaeda-Y

Veriloggen: Pythonによるハードウェアメタプログラミング（第3回高位合成友の会＠ドワンゴ）Shinya Takamaeda-Y

Debian Linux on Zynq (Xilinx ARM-SoC FPGA) Setup Flow (Vivado 2015.4)Shinya Takamaeda-Y

PythonとPyCoRAMでお手軽にFPGAシステムを開発してみようShinya Takamaeda-Y

コンピュータアーキテクチャ研究の最新動向〜ISCA2015参加報告〜＠FPGAエクストリーム・コンピューティング第7回 (#fpgax #7)Shinya Takamaeda-Y

FPGA・リコンフィギャラブルシステム研究の最新動向Shinya Takamaeda-Y

2012-11-17-SakuraDCShinya Takamaeda-Y

What's MieruPC? at kosenconf 2009 Tokyo LTShinya Takamaeda-Y

A Hardware Development on FPGAsShinya Takamaeda-Y

高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討 (IPSJ SIG-ARC 2012-03-27)Shinya Takamaeda-Y

Andere mochten auch (18)

A Framework for Efficient Rapid Prototyping by Virtually Enlarging FPGA Resou...

ScalableCore System: A Scalable Many-core Simulator by Employing Over 100 FPGAs

A CGRA-based Approachfor Accelerating Convolutional Neural Networks

A High Performance Heterogeneous FPGA-based Accelerator with PyCoRAM (Runner ...

PyCoRAMによるPythonを用いたポータブルなFPGAアクセラレータ開発 (チュートリアル@ESS2014)

PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)

PyCoRAMを用いたグラフ処理FPGAアクセラレータ

Zynq+PyCoRAM(+Debian)入門

Pythonによる高位設計フレームワークPyCoRAMでFPGAシステムを開発してみよう

Veriloggen: Pythonによるハードウェアメタプログラミング（第3回高位合成友の会＠ドワンゴ）

Debian Linux on Zynq (Xilinx ARM-SoC FPGA) Setup Flow (Vivado 2015.4)

PythonとPyCoRAMでお手軽にFPGAシステムを開発してみよう

コンピュータアーキテクチャ研究の最新動向〜ISCA2015参加報告〜＠FPGAエクストリーム・コンピューティング第7回 (#fpgax #7)

FPGA・リコンフィギャラブルシステム研究の最新動向

2012-11-17-SakuraDC

What's MieruPC? at kosenconf 2009 Tokyo LT

A Hardware Development on FPGAs

高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討 (IPSJ SIG-ARC 2012-03-27)

Ähnlich wie ScalableCore system at SACSIS2010, NARA

Locally Stationary Geostatistics David F. Machuca-Mory

夢卵2010 お絵描き群ロボット制作編Keisuke Uto

الباب الثالثtahsal99

100506-unix-ensemblocha_kaneko

産総研におけるプライベートクラウドへの取り組みRyousei Takano

Benchmarker - A Good Friend for Performancekwatch

Cameo_First Place CondominiumsTodd Wyatt

Nate tech deckFullyCroisened

A slightly deeper dive into StagefrightAlexy Joseph

Rfd RusKirill Parinov

Emc case spibaSPIBA

[A3]deview 2012 network binderNAVER D2

080811sesejun

080806sesejun

Dvorak.danNASAPMC

Keynote in OMG Meeting March 2008 - coopetition in Event Processing Opher Etzion

DVB_Archaniruddh Tyagi

DVB_ArchAniruddh Tyagi

DVB_Archaniruddh Tyagi

Ähnlich wie ScalableCore system at SACSIS2010, NARA (20)

Locally Stationary Geostatistics

夢卵2010 お絵描き群ロボット制作編

الباب الثالث

100506-unix-ensembl

産総研におけるプライベートクラウドへの取り組み

Benchmarker - A Good Friend for Performance

Cameo_First Place Condominiums

Nate tech deck

A slightly deeper dive into Stagefright

Rfd Rus

Emc case spiba

[A3]deview 2012 network binder

080811

080806

Dvorak.dan

Keynote in OMG Meeting March 2008 - coopetition in Event Processing

DVB_Arch

Mehr von Shinya Takamaeda-Y

オープンソースコンパイラNNgenでつくるエッジ・ディープラーニングシステムShinya Takamaeda-Y

DNNのモデル特化ハードウェアを生成するオープンソースコンパイラNNgenのデモShinya Takamaeda-Y

ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発Shinya Takamaeda-Y

Veriloggen.Stream: データフローからハードウェアを作る（2018年3月3日高位合成友の会第5回 @東京工業大学）Shinya Takamaeda-Y

Veriloggen.Thread & Stream: 最高性能FPGAコンピューティングを目指したミックスドパラダイム型高位合成 (FPGAX 201...Shinya Takamaeda-Y

Pythonによるカスタム可能な高位設計技術 (Design Solution Forum 2016@新横浜)Shinya Takamaeda-Y

ゆるふわコンピュータ (IPSJ-ONE2017)Shinya Takamaeda-Y

助教が吼える！各界の若手研究者大集合「ハードウェアはやわらかい」Shinya Takamaeda-Y

PythonとVeriloggenを用いたRTL設計メタプログラミングShinya Takamaeda-Y

マルチパラダイム型高水準ハードウェア設計環境の検討Shinya Takamaeda-Y

Pythonを用いた高水準ハードウェア設計環境の検討Shinya Takamaeda-Y

PyCoRAM: Python-Verilog高位合成とメモリ抽象化によるFPGAアクセラレータ向けIPコア開発フレームワーク (FPGAX #05)Shinya Takamaeda-Y

メモリ抽象化フレームワークPyCoRAMを用いたソフトプロセッサ混載FPGAアクセラレータの開発Shinya Takamaeda-Y

PyCoRAM: Yet Another Implementation of CoRAM Memory Architecture for Modern F...Shinya Takamaeda-Y

むかし名言集bot作りました！Shinya Takamaeda-Y

APGAS言語X10を用いたオンチップネットワークシミュレーションの並列化Shinya Takamaeda-Y

Mapping Applications with Collectives over Sub-communicators on Torus Network...Shinya Takamaeda-Y

Mehr von Shinya Takamaeda-Y (17)

オープンソースコンパイラNNgenでつくるエッジ・ディープラーニングシステム

DNNのモデル特化ハードウェアを生成するオープンソースコンパイラNNgenのデモ

ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発

Veriloggen.Stream: データフローからハードウェアを作る（2018年3月3日高位合成友の会第5回 @東京工業大学）

Veriloggen.Thread & Stream: 最高性能FPGAコンピューティングを目指したミックスドパラダイム型高位合成 (FPGAX 201...

Pythonによるカスタム可能な高位設計技術 (Design Solution Forum 2016@新横浜)

ゆるふわコンピュータ (IPSJ-ONE2017)

助教が吼える！各界の若手研究者大集合「ハードウェアはやわらかい」

PythonとVeriloggenを用いたRTL設計メタプログラミング

マルチパラダイム型高水準ハードウェア設計環境の検討

Pythonを用いた高水準ハードウェア設計環境の検討

PyCoRAM: Python-Verilog高位合成とメモリ抽象化によるFPGAアクセラレータ向けIPコア開発フレームワーク (FPGAX #05)

メモリ抽象化フレームワークPyCoRAMを用いたソフトプロセッサ混載FPGAアクセラレータの開発

PyCoRAM: Yet Another Implementation of CoRAM Memory Architecture for Modern F...

むかし名言集bot作りました！

APGAS言語X10を用いたオンチップネットワークシミュレーションの並列化

Mapping Applications with Collectives over Sub-communicators on Torus Network...

Kürzlich hochgeladen

What Are The Drone Anti-jamming Systems Technology?Antenna Manufacturer Coco

Slack Application Development 101 Slidespraypatel2

How to convert PDF to text with Nanonetsnaman860154

Apidays Singapore 2024 - Building Digital Trust in a Digital Economy by Veron...apidays

The 7 Things I Know About Cyber Security After 25 Years | April 2024Rafal Los

Data Cloud, More than a CDP by Matt RobisonAnna Loughnan Colquhoun

Powerful Google developer tools for immediate impact! (2023-24 C)wesley chun

A Year of the Servo Reboot: Where Are We Now?Igalia

08448380779 Call Girls In Diplomatic Enclave Women Seeking MenDelhi Call girls

Finology Group – Insurtech Innovation Award 2024The Digital Insurer

A Call to Action for Generative AI in 2024Results

04-2024-HHUG-Sales-and-Marketing-Alignment.pptxHampshireHUG

Understanding Discord NSFW Servers A Guide for Responsible Users.pdfUK Journal

Breaking the Kubernetes Kill Chain: Host Path MountPuma Security, LLC

The Role of Taxonomy and Ontology in Semantic Layers - Heather Hedden.pdfEnterprise Knowledge

Handwritten Text Recognition for manuscripts and early printed textsMaria Levchenko

Factors to Consider When Choosing Accounts Payable Services Providers.pptxKatpro Technologies

Boost PC performance: How more available memory can improve productivityPrincipled Technologies

Real Time Object Detection Using Open CVKhem

From Event to Action: Accelerate Your Decision Making with Real-Time AutomationSafe Software

Kürzlich hochgeladen (20)

What Are The Drone Anti-jamming Systems Technology?

Slack Application Development 101 Slides

How to convert PDF to text with Nanonets

Apidays Singapore 2024 - Building Digital Trust in a Digital Economy by Veron...

The 7 Things I Know About Cyber Security After 25 Years | April 2024

Data Cloud, More than a CDP by Matt Robison

Powerful Google developer tools for immediate impact! (2023-24 C)

A Year of the Servo Reboot: Where Are We Now?

08448380779 Call Girls In Diplomatic Enclave Women Seeking Men

Finology Group – Insurtech Innovation Award 2024

A Call to Action for Generative AI in 2024

04-2024-HHUG-Sales-and-Marketing-Alignment.pptx

Understanding Discord NSFW Servers A Guide for Responsible Users.pdf

Breaking the Kubernetes Kill Chain: Host Path Mount

The Role of Taxonomy and Ontology in Semantic Layers - Heather Hedden.pdf

Handwritten Text Recognition for manuscripts and early printed texts

Factors to Consider When Choosing Accounts Payable Services Providers.pptx

Boost PC performance: How more available memory can improve productivity

Real Time Object Detection Using Open CV

From Event to Action: Accelerate Your Decision Making with Real-Time Automation

ScalableCore system at SACSIS2010, NARA

2.      

3.         •    •  –   

4.                  

5.                  

6.        

7.     •  •        • 

8.         Off chip main memory Off chip main memory Mem. Node Page (0,0) buffer Y- Many-core processor chip INCC Memory Path Path Path Comp. Node Node Node Node Node (X,Y) Core (0,0) (1,0) (2,0) (M,0) Router X+ Path Comp. Comp. Comp. Node INCC Node Node Node Node Memory (0,1) (1,1) (2,1) (M,1) (b) Y+ X- Router X+ Path Comp. Comp. Comp. Y- Node Node Node Node (0,2) (1,2) (2,2) (M,2) Path Node (a) Y+ (X,Y) Path Comp. Comp. Comp. Node Node Node Node X- Router X+ (0,N) (1,N) (2,N) (M,N) (c) Y+

9.      

10.   1600 SimMc Simulation Speed (kilo cycle / sec) 1400 1200 1000 800 600 400 200 0 20 40 60 80 100 # nodes

11.                  

12.     •       

13.                  

14.

15.                  

16.          

17.   !"#$%&'()*+" ( !"" #"" $!"" $#"" %!"" %#"" &!"" &#"" '!"" )& *# ( !! )& +" *$ %! ( !+ )& " *$ ,! ( !+ )# " - .( ( &! )# " - .( ( #! )# " - .( ( /# )# " ,&-*.&" - .( ( $$ )# !" - .( ( $# !"#$%&"'()*+(,-) )# #" - .( & !" #!!!" $!!!!" $#!!!" %!!!!" %#!!!" ( %% '( )# !" ) #! - & ! .( '( *" && )$% !" & ! !* '( ) " $+ & ! !* '# " , -& & '# (!" , -& & '# #!" , -& & .# '# , " .(/01() -& & $$ '# !" , -& & '# $## , " -& & '# %%! , " -& (( !"

18.          

19.                  

20.     •                 

21.

22.

23.

24. 3*(14)2*"+& '*504)6& !"#$%& /+012&,& 7,8,9& 7:8,9& !"#$%& !"#$%&'"()*+&, /+012&-& !"#$%& !"#$%&'"()*+&- /+012&.& 7,8:9& 7:8:9& !"#$%&'"()*+&.

25.                  

26.           +-7?</%/$-.,:-;",@*A+-#"B +-#" 9:++ =)"#,>%5"# 0-</"# :-;",*"7-#5,+-./#-&&"# F%)",!5)/"7,>%5"# *"7-#5,9.$/$%&$'"# >$.3,>%5"# !5.26#-.$'"# *"7-#5,1#8$/"# !2%&%8&"+-#", *-;<&" !"#$%&, ("C$2", +&-23$.D, +-77<.$2%/$-.) +-./#-&&"# 0")"/ !01*, +&-23, E65)$2%&,>%5"# !"#$%&$'"# +-./#-&&"# 4"."#%/-#, **+, 0")"/, (")"#$%&$'"# +-./#-&&"# 4"."#%/-#,

27.   A#"&(%%! 6-,- !"*,#". 0$7$,(E$*$#-,"#( %%!(!"*,#"..$# )*+,+-.(%$&"#'(6-,- !."4D(E$*$#-,"#( %$&"#'()*+,+-.+/$# 3,"#$ B#+,$( 2":$( !"#$ C"-: %$&"#'( %$&"#'( 0$-: !"*,#"..$# 0$-: ;#<+,$#( )2!! )2!!( B#+,$ #$?+7,$#( 6%;( =1,>1,(A.+, )*>1,(A.+, +*A"#&-,+"* A.+,(,"(( 0"1,$# A.+,(A#"&(( *$8,(*":$ *$8,(*":$ 30;%( 3$#+-.+/$#(89 6$7$#+-.+/$#(89 3'*45#"*+/$# !"*,#"..$#( 3$#+-.(=1,>1, 3$#+-.()*>1, ,"@A#"&(30;%

28.           •   

29.     •  •   

30.    

31.         809' 6:5451' 6<5451' #+.' %?@ABC!7* !"##$%&'()* !"##$%D.0-'* /425 &+,-'. 6>5451' /'.0(1$/'2)023 ;5451' ==5451' 6$70.-,(1$#451'

32.                  

33.    

34.

35.                  

36.             •  •    • 

37.   Simulation Speed (kilo virtual cycle / sec) 1600 Speedup SimMc 1400 ScalableCore system 20 1200 1000 15 Speedup 800 10 600 400 5 200 0 0 20 40 60 80 100 # nodes

38.   2 Relative Efficiency 1.8 SimMc 30 ScalableCore system 1.6 Energy [J/virtual cycle] 25 Relative Efficiency 1.4 1.2 20 1 15 0.8 0.6 10 0.4 5 0.2 0 0 20 40 60 80 100 # nodes

39.   Energy-Delay Product [J sec/virtual cycle] 0.045 600 Relative Efficiency 0.04 SimMc ScalableCore system 500 0.035 Relative Efficiency 0.03 400 0.025 300 0.02 0.015 200 0.01 100 0.005 0 0 20 40 60 80 100 # nodes

40.                  

41.         •    •  –   